超結半導體器件及製造方法
2023-06-23 09:37:11 6
超結半導體器件及製造方法
【專利摘要】一種用於製造超結半導體器件的方法，包括在n摻雜半導體主體中形成溝槽，並形成加襯溝槽的底側和側壁的第一p摻雜半導體層。該方法還包括通過電化學蝕刻去除第一p摻雜半導體層在溝槽的底側和側壁的一部分，並且填充該溝槽。
【專利說明】超結半導體器件及製造方法
【背景技術】
[0001]諸如超結(SJ)半導體器件的半導體器件，例如SJ絕緣柵場效應電晶體(SJIGFET)，是基於半導體主體中的η-和P-摻雜區域的相互空間電荷補償，這允許低特定於區域的導通狀態電阻RmX A和諸如源極和漏極的負載終端之間的高擊穿電壓Vbr之間的改進的折衷。在SJ半導體器件中，諸如雪崩產生、電感性負載的開關或宇宙輻射的操作條件期間的魯棒性，取決於電場分布和製造公差。
[0002]因此，需要改進超結半導體器件關於器件穩定性的製造方法，並提供一種具有改進的器件魯棒性的超結半導體器件。
【發明內容】
[0003]根據一個實施例，一種用於製造超結半導體器件的方法包括在第一導電類型的半導體主體中形成溝槽。該方法還包括形成不同於第一導電類型的第二導電類型的加襯(lining)溝槽側壁和底側的第一半導體層，它。該方法還包括通過電化學蝕刻去除第一半導體層在溝槽側壁和底側的一部分，並且填充溝槽。
[0004]根據另一個實施例，超結半導體器件包括超結結構，其包括具有相對側壁的第二導電類型的第一U形半導體層以及底側。第一U形半導體層的每一個相對側壁鄰接互補的第一導電類型的補償區域。第一U形半導體層的底側鄰接第一導電類型的半導體主體部分。超結半導體器件還包括填充材料，其填充第一U形半導體層的內部區域。
[0005]根據另一個實施例，超結半導體器件包括超結結構，其包括第二導電類型的第一 U形半導體層。該超結半導體器件還包括填充材料，其填充第一U形半導體層的內部區域。超結半導體器件還包括互補的第一導電類型的補償區域。至少第一導電類型的半導體區域和第二導電類型的半導體區域的一對被設置在第一U形半導體層和補償區域之間。
[0006]閱讀以下詳細說明書和查看附圖之後，本領域的技術人員將認識到額外的特徵和優點。
【專利附圖】
【附圖說明】
[0007]所包括的附圖用於提供對本發明的進一步理解，並被併入且構成本說明書的一部分。附圖示出了本發明的實施例，並與說明書一起用來解釋本發明的原理。本發明的其它實施例和預期優點將會是明顯的，它們通過參考以下詳細說明書變得更好理解。
[0008]圖1是半導體主體部分的示意性橫截面圖，用於展示根據一個實施例的製造半導體器件的方法。
[0009]圖2示出了圖1的半導體主體部分在η摻雜半導體主體中形成溝槽之後的實施例。
[0010]圖3示出了圖2的半導體主體部分在形成加襯溝槽底側和側壁的P摻雜半導體層之後的實施例。
[0011]圖4示出了圖3的半導體主體部分在通過電化學蝕刻去除第一半導體層在溝槽的底側和側壁處的P摻雜半導體層的一部分的實施例。
[0012]圖5示出了圖4的半導體主體部分在填充溝槽之後的示意性橫截面圖的實施例。
[0013]圖6示出了超結半導體器件的一個實施例，其包括具有U形半導體補償層的超結結構。
[0014]圖7是半導體主體部分的示意性橫截面圖，用於展示從圖3所示的半導體主體的頂側和從溝槽底側去除P摻雜半導體層之後的超結半導體器件的製造方法的另一實施例。
[0015]圖8示出了圖7的半導體主體部分在加襯溝槽底側和側壁之後以及利用第二 η摻雜半導體層來加襯半導體主體部分的頂側的實施例。
[0016]圖9示出了圖8的半導體主體部分在形成加襯溝槽的底側和側壁的第三P摻雜半導體層之後的實施例。
[0017]圖10示出了圖9的半導體主體部分在通過電化學蝕刻去除溝槽的底側和側壁處的第三P摻雜半導體層的一部分的實施例。
[0018]圖11示出了圖10的半導體主體部分在填充溝槽之後的實施例。
[0019]圖12示出了超結半導體器件的一個實施例，其包括具有U形半導體補償層和具有不同寬度的隔開的漂移區的超結結構。
[0020]圖13示出了超結半導體器件的一個實施例，其包括具有U形半導體補償層和兩種類型的漂移區的超結結構，其中兩種類型的漂移區中所形成的柵極溝槽的數量不同。
[0021]圖14示出了超結半導體器件的一個實施例，其包括具有U形半導體補償層、具有不同寬度的隔開的漂移區以及等間距隔開的柵極溝槽的超結結構。
[0022]圖15是半導體主體部分的示意性橫截面圖，用於展示在形成加襯圖2所示的半導體主體部分的底側和側壁的第一 P摻雜子層之後的超結半導體器件的製造方法的另一實施例。
[0023]圖16是圖15的半導體主體部分在第一 P摻雜子層上形成第二 P摻雜子層之後的示意性橫截面圖。
【具體實施方式】
[0024]在以下詳細說明書中，參考附圖，這些附圖形成了說明書的一部分，其中作為說明示出了可以實施本發明的具體實施例。應該理解，可以使用其他實施例並且可以進行結構或邏輯上的改變，而不偏離本發明的範圍。例如，一個實施例中所說明或描述的特徵可用於或與其它實施例結合以產生又一個實施例。本發明意圖包括這些修改和變化。使用特定語言描述了這些示例，但不應該被理解為限制所附的權利要求的範圍。附圖不是成比例的，僅僅是為了說明的目的。為了清楚起見，如果沒有另外說明的話，相同的元件在不同附圖中被標以對應的標號。
[0025]術語「具有」、「含有」、「包括」、「包含」等是開放性的，這些術語表示存在所述的結構、元件或特徵，但不排額外的元件或特徵。冠詞「一」、「一個」和「所述」意圖包括複數以及單數，除非上下文另外清楚地指出。
[0026]術語「電連接」描述了一種電連接元件之間的永久低歐姆連接，例如相關元件之間的直接接觸或者通過金屬和/或高摻雜半導體的低歐姆連接。術語「電耦合」包括適配用於信號傳輸的一個或多個中間元件可以設置在電耦合元件之間，例如可被控制以臨時提供第一狀態的低歐姆連接和第二狀態的高歐姆電解耦的元件。
[0027]附圖中通過在摻雜類型「η」或「p」旁邊指示和「 + 」示出了相對摻雜濃度。例如，「η—」表示摻雜濃度低於所述「η」摻雜區域的摻雜濃度，而「η+」表示摻雜區域高於「η」摻雜區域的摻雜濃度。相同的相對摻雜濃度的摻雜區域並不一定具有相同的絕對摻雜濃度。例如，兩個不同的「η」摻雜區域可以具有相同或不同的絕對摻雜濃度。
[0028]圖1至5示出了根據一個實施例的在超結半導體器件製造期間處於不同過程階段的半導體主體104的一部分的示意性橫截面圖。
[0029]參照圖1的示意性橫截面圖，提供了半導體主體104作為基底材料，所述半導體主體104包括η+摻雜的半導體襯底140及在其上形成的η摻雜的半導體層142。所述η摻雜的半導體層142可以例如通過外延生長形成，並且可以包括具有不同摻雜濃度的一層或多層。例如，η摻雜的半導體層142可以包括鄰接η.摻雜的半導體襯底140的底座的η摻雜半導體層，並且可以進一步包括鄰接該底座層的η摻雜漂移層。
[0030]該η+摻雜的半導體襯底140可以是單晶半導體材料，例如矽(Si)、碳化矽(SiC)、鍺(Ge)、鍺化矽(SiGe)、氮化鎵(GaN)或砷化鎵(GaAs)。半導體主體104的第一和第二側之間的距離範圍可為例如20 μ m和300 μ m之間。垂直於所述第一和第二側限定了豎直方向，並且正交於垂直方向的方向是橫向方向。選擇η摻雜半導體層142的厚度d時可以考慮在超結半導體器件的操作模式中吸收阻斷電壓的體積的目標厚度。η摻雜半導體層142中的摻雜劑濃度可以對應於超結半導體器件的η摻雜漂移區中的目標摻雜劑濃度。當在例如外延生長過程中設定摻雜劑濃度時，η摻雜半導體層142中的摻雜劑濃度可以例如由於有限的精度而受制於製造公差。
[0031 ] 根據其它實施例，半導體主體104可以不包括η+摻雜的半導體襯底140，例如由於半導體主體104從後側變薄。參照圖2的示意性橫截面圖，溝槽108形成在η摻雜半導體層142內部從第一側106 (例如前側)沿著豎直方向y延伸到半導體主體104的深度d處。溝槽108的底側和n+摻雜的半導體襯底140之間的η摻雜的半導體層142的一部分可以包括可選的底座層，所述底座層包括與η摻雜的半導體層142的其餘臺面部分不同的摻雜水平。
[0032]溝槽108可以通過使用蝕刻掩膜144 (例如在該半導體主體104的第一側106處的硬質掩膜)蝕刻入半導體主體104中。例如，諸如反應離子蝕刻(RIE)的各向異性蝕刻可以用於形成溝槽108。在圖2所示的實施例中，溝槽的底側保留在η摻雜的半導體層142內。相鄰溝槽108之間的臺面區域可以限定漂移區域。
[0033]參照圖3所示的半導體主體104的示意性橫截面圖，P摻雜的半導體層115形成於半導體主體104的第一側106處、溝槽108的底側和側壁處，例如通過低壓化學汽相沉積(LPCVD) 0接觸區域，例如ρ+摻雜區156可以形成在P摻雜半導體層115的處於臺面區域的頂側處的一部分中和溝槽108的底側中。P+摻雜區156被示於圖3，但為了清楚起見，在圖4和5中省略。
[0034]參照圖4所示的半導體主體104的示意性橫截面圖，P摻雜的半導體層115被電化學蝕刻，例如通過使用鹼性溶液146進行鹼性溼法蝕刻。例如，當對矽進行蝕刻時，鹼性溶液146可以包括氫氧化鉀(KOH)或四甲基氫氧化銨(TMAH)。鹼性溶液146和η摻雜的半導體主體104之間的電壓V分成η摻雜的半導體層142和鹼性溶液146之間的電壓V1和ρ摻雜的半導體層115和η摻雜的半導體主體104之間的電壓V2。
[0035]鹼性溶液146與P摻雜的半導體層115之間的結類似於肖特基勢壘結。因此，肖特基耗盡區148聚集於該界面。所述電壓V1可以將由P摻雜的半導體層115和鹼性溶液146之間的結所形成的肖特基二極體短路或前向偏置。在臺面區域的頂側處的P摻雜半導體層115的一部分中形成例如P+摻雜區域的接觸區域，可以在P摻雜的半導體層115和鹼性溶液146之間提供低歐姆的電接觸。
[0036]P摻雜的半導體層115和η摻雜的半導體主體104之間的電壓V2使得這些區域之間的ρη結處於阻斷模式，並且建立起包括半導體主體104內的第一耗盡層150和P摻雜的半導體層115內的第二耗盡層152的空間電荷區。V2的值可以被選擇為使得溝槽108之間的半導體主體104的體積，即漂移區，耗儘自由電荷載流子。P摻雜的半導體層115的厚度可以選擇為使得耗盡區148、152在施加電壓\、V2之後不能相遇。換句話說，電壓V1和V2可以為使得保留不構成空間電荷區的中性體積154。
[0037]參照圖5所不的半導體主體104的不意性橫截面圖，一旦耗盡區152和148相遇，P摻雜的半導體層115的蝕刻終止。P摻雜的半導體層115的體積包括兩個部分，即，第一個是肖特基耗盡層148，第二個是ρη耗盡層152。溝槽108 —側處的ρη耗盡層152和相鄰溝槽108之間的η摻雜半導體主體104的臺面區域的一半之間的電荷補償是精確的。該電荷補償不受器件元件生產過程中的任何製造公差的影響，所述製造公差可能存在於電荷補償取決於半導體主體104中引入的P和η的劑量變化的情況下，例如注入劑量的變化或原位摻雜的變化。
[0038]肖特基耗盡層148的電荷構成相對於理想電荷補償的超量電荷，這是因為在去除鹼性溶液146之後肖特基勢壘不會保留。這些超量電荷可以被抵消、保持或部分保持以用於電場調節從而改善穩定性，或者甚至在後面的過程階段被去除。例如，通過P摻雜半導體層115的相應部分的各向同性幹法蝕刻或溼法蝕刻，可以部分或完全去除肖特基耗盡層148的電荷。進一步例如，通過P摻雜半導體層115的相應部分的熱氧化並且繼而通過蝕刻工藝來去除氧化層，也可以去除肖特基耗盡層148的電荷。此外例如，通過用具有不同於P摻雜半導體層115的導電類型的導電類型的外延半導體材料填充溝槽108，可以抵消肖特基耗盡層148的電荷。可以在去除鹼性溶液146之後並且在填充溝槽108之前，通過上述過程來部分或完全地去除超量電荷。
[0039]不論肖特基耗盡層148是否部分還是完全被去除，P摻雜半導體層115的至少一部分保留在溝槽108的底側處。因此，P摻雜半導體層115是U形的，而且在溝槽108的底側處的P摻雜半導體層115允許調節在溝槽108的底側處的電場峰值分布曲線。因此，能夠改善超結半導體器件的魯棒性。
[0040]參照圖5所示的η摻雜半導體主體104的示意性橫截面圖，溝槽108被填充有材料118。根據一個實施例，溝槽108被填充有(一種或幾種)固有的和/或輕摻雜的半導體材料。(一種或幾種)輕摻雜的半導體材料的摻雜濃度可以為使得由於電化學蝕刻對精確電荷補償的影響可以忽略不計或保持在可接受的範圍內。根據另一實施例，溝槽108被填充有(一種或幾種)電介質材料，舉例來說，諸如S12的氧化物和/或諸如Si3N4的氮化物。溝槽還可以填充有(一種或幾種)固有的和/或輕摻雜的半導體材料以及(一種或幾種)電介質材料的混合物。此外，空穴109可以存在於填充溝槽108的(一種或幾種)材料118中。例如，在(一種或幾種)填充溝槽108的材料118中空穴的形成可能是由於工藝技術。
[0041]進一步的過程可以跟隨或執行於圖1至5所示的過程之前、之間或一起執行，以完成超結半導體器件。這些過程可以包括在半導體主體104中形成摻雜的半導體區域，例如經由η摻雜半導體主體的第一和/或第二側形成(一個或多個)源極區、(一個或多個)漏極區、(一個或多個)主體區、(一個或多個)接觸區，形成包括(一個或多個)柵極電極和(一個或多個)柵極介電層、(一個或多個)布線層和布線層、介電層之間的(一個或多個)絕緣層的柵極結構。
[0042]圖6示出超結半導體器件的示意性橫截面圖的一個實施例。P摻雜主體區126位於在其間包括U形P摻雜半導體層115和η摻雜半導體主體104的超結結構之上，並鄰接U形P摻雜半導體層115。P摻雜主體區126經由P+摻雜的主體接觸區128電耦合到源極觸點127。源極觸點127的側壁也電耦合到η+摻雜的源極區129。還可以應用不同於接觸槽的其他接觸方案，以用於將主體和源極區128、129電耦合到源極觸點127。在相對的源極區129之間，柵極溝槽130延伸穿過P摻雜主體區126，進入η摻雜半導體主體104中。介電結構131將柵極溝槽130的上部中的柵極電極132與P摻雜的主體區126的環繞部電隔離，並且進一步將柵極溝槽130的下部中的場電極134與η摻雜的半導體主體104的環繞部電隔離。通過將電壓施加到柵極電極132，沿著溝道區136的導電性可以由場效應進行控制。根據其他實施例，柵極溝槽130可以不包括場電極，或者可以包括多於一個場電極。在沒有場電極位於柵極溝槽130中的情況下，柵極溝槽130可以終止於P摻雜主體區126的底側鄰接柵極溝槽130的位置的略微往下一點。根據其他實施例，超結半導體器件包括第一側106的平面柵極結構。
[0043]圖6所示的半導體器件是垂直超結IGFET，其包括第一負載端和第二負載端，第一負載端即包括η摻雜半導體主體104的第一側106處的源極觸點127的源極端子，第二負載端即包括η摻雜半導體主體104的與第一側106相對的第二側133處的漏極觸點139的漏極端子。
[0044]該超結半導體器件可以是超結絕緣柵場效應電晶體(SJ IGFET)，例如SJ金屬氧化物半導體場效應電晶體(SJ M0SFET)，或超結絕緣柵雙極電晶體(SJ IGBT)。根據一個實施例，半導體器件的阻斷電壓範圍為100V到5000V之間，或在200V到1000V之間。該SJ電晶體可以是垂直SJ電晶體，其包括一個負載端子和另一負載端子，一個負載端子例如是在第一側的源極端子(例如在半導體主體100的前側)，另一負載端子例如是在第二側的漏極端子(例如在半導體主體100的後側)。
[0045]圖6的右部示出了電壓阻斷或電擊穿模式中的電場的垂直分布。該U形P摻雜半導體層115的底側在電壓阻斷或電擊穿模式中引起尖峰形電場峰值。通過保持肖特基耗盡層148的超量電荷，能夠調整電場的斜率α。當通過保持肖特基耗盡層148的更多的超量電荷而增加超結結構中的P負載時，角度α變得更大。通過改善對於正差分電阻的電流/電壓特性，電場峰值可提高器件魯棒性。保持肖特基耗盡層148的超量電荷及形成U形P摻雜半導體層115構成用於在電場分布中形成峰值的獨立措施。這些措施可以組合應用或單獨應用。
[0046]圖7是半導體主體部分的示意性橫截面圖，以用於示出製造超結半導體器件的方法的另一實施例，在從圖3所示的溝槽108的底側和從半導體主體104的頂側去除ρ摻雜半導體層115之後，產生第一 ρ摻雜半導體層115』。去除ρ摻雜半導體層115可以通過使用諸如RIE的適當工藝來各向異性蝕刻而進行。
[0047]圖8示出了圖7的半導體主體部分104在加襯溝槽108的底側和側壁之後以及使用第二 η摻雜半導體層116來加襯半導體主體104的頂側的示意性橫截面視圖的實施例。第二 η摻雜半導體層116可以通過任何適當的工藝形成，例如通過LPCVD。
[0048]圖9示出了圖8的半導體主體104在形成加襯溝槽108的底側和側壁的第三P摻雜半導體層117之後的實施例。第三ρ摻雜半導體層117可以通過任何適當的工藝形成，例如通過LPCVD。根據圖9所示的實施例，相鄰的第一 ρ摻雜層115』之間的半導體主體104的一部分的第一寬度W1大於第二 η摻雜半導體層116的寬度w2。相鄰的第一 ρ摻雜層115』和第二 η摻雜半導體層116之間的半導體主體104的每一個部分構成了超結半導體器件的漂移區，所述超結半導體器件是利用包括圖1-5和7-10中所示的過程特徵的方法製造的。根據一個實施例，相鄰的第一 P摻雜層115』之間的半導體主體104的一部分的摻雜濃度N1小於第二 η摻雜半導體層116的摻雜濃度Ν2。摻雜濃度NpN2是在限制的ρη結之間關於相鄰的第一 P摻雜層115』和第二 η摻雜半導體層116之間的半導體主體104的每一部分的沿著橫向方向X的平均摻雜濃度。換句話說，摻雜濃度N1是沿著圖9中箭頭標記的W1的平均摻雜濃度，而摻雜濃度N2是沿著圖9中箭頭標記的W2的平均摻雜濃度。
[0049]參照圖10中所示的半導體主體104的示意性截面圖，第三P摻雜半導體層117被電化學蝕刻，例如通過使用鹼性溶液146的鹼性溼法蝕刻。第三ρ摻雜半導體層117的過程類似於參照圖4所描述的ρ摻雜半導體層115的過程。因此，上面關於ρ摻雜半導體層115過程的信息同樣適用於第三P摻雜半導體層117的過程。
[0050]參照圖11中所示的η摻雜半導體主體104的示意性橫截面圖，溝槽108填充有材料118。類似於關於圖5所述的溝槽的填充，溝槽108可以填充有(一種或幾種)固有的和/或輕摻雜的半導體材料。(一種或幾種)輕摻雜半導體材料的摻雜濃度可以為使得由於電化學蝕刻對精確電荷補償的影響可以忽略不計或保持在可接受的範圍內。根據另一實施例，溝槽108填充有(一種或幾種)電介質材料，舉例來說，諸如S12的氧化物，和/或諸如Si3N4的氮化物。溝槽還可以填充有(一種或幾種)固有的和/或輕摻雜半導體材料和(一種或幾種)電介質材料的組合物。此外，空穴可以存在於填充溝槽108的(一種或幾種)材料118中。例如，填充溝槽108的(一種或幾種)材料118中空穴的形成可以是由於工藝技術。
[0051]進一步的工藝可以跟隨或執行於圖1至3和圖7至11所示的過程之前、之間或一起執行，以完成超結半導體器件。這些工藝可以包括在半導體主體104中形成摻雜的半導體區域，例如經由η摻雜半導體主體的第一和/或第二側而形成(一個或幾個)源極區、(一個或幾個)漏極區、主(一個或幾個)體區、(一個或幾個)接觸區，形成包括(一個或幾個)柵極電極和(一個或幾個)柵極介電層、(一個或幾個)布線層、以及布線層、(一個或幾個)介電層之間的(一個或幾個)絕緣層的(一個或幾個)柵極結構。
[0052]圖12示出了由包括參照圖1至3和圖7至11描述的過程特徵的過程製造的超結半導體器件的示意性截面圖的一個實施例。
[0053]圖12中所示的U形第三ρ摻雜半導體層117承擔了圖6中所示的UBp摻雜半導體層115的角色。然而圖6所示的超結半導體器件包括橫向於材料118和η摻雜半導體主體104之間的一個層，即U形P摻雜半導體層105，圖12所示的超結半導體器件包括位於材料118和η摻雜半導體主體104之間的三層，即U形第三ρ摻雜半導體層117、第二 η摻雜半導體層116和第一 ρ摻雜半導體層115』。填充材料118和η摻雜半導體主體104之間的層的序列在P型和η型之間交替。根據其它實施例，該超結半導體器件在材料118和η摻雜半導體主體104之間可以包括5、或7、或9、或11層，一般是(η*2)+1層的交替摻雜類型，η是等於或大於O的整數。
[0054]在包括U形第三ρ摻雜半導體層117、第二 η摻雜半導體層116、第一 ρ摻雜半導體層115』和η摻雜半導體主體104的超結結構之上，ρ摻雜主體區126位於並鄰接U形第三P摻雜半導體層117和第一 ρ摻雜半導體層115』。ρ摻雜主體區126經由ρ+摻雜主體接觸區(參見圖6的主體接觸區128)電耦合到源極觸點127。源極觸點127的側壁也電耦合到η+摻雜源極區129。還可以應用不同於接觸槽的其他接觸方案來將主體和源極區128、129電耦合到源極觸點127。柵極溝槽130延伸穿過ρ摻雜主體區126，進入第二 η摻雜半導體層106，並穿過ρ摻雜主體區126，進入η摻雜半導體主體104中。介電結構131將柵極溝槽130的上部中的柵極電極132與ρ摻雜主體區126的環繞部電隔離，並且進一步將溝槽130的下部中的場電極134分別與η摻雜半導體主體104的環繞部、第二 η摻雜半導體區106的環繞部電隔離。通過將電壓施加到柵極電極132，沿著溝槽區136的導電性能夠由場效應進行控制。根據其他實施例，柵極溝槽130可以不包括場電極，或者可以包括多於一個場電極。在沒有場電極位於柵極溝槽130中的情況下，柵極溝槽130可以終止於ρ摻雜主體區126的底側鄰接柵極溝槽130的位置的稍微往下一點。根據其他實施例，超結半導體器件包括在第一側106處的平面柵極結構。
[0055]圖12所示的半導體器件是垂直超結IGFET，其包括第一負載端和第二負載端，第一負載端即包括在η摻雜半導體主體104的第一側106處的源極觸點127的源極端子，第二負載端即包括在η摻雜半導體主體104的與第一側106相對的第二側133處的漏極觸點139的漏極端子。
[0056]該超結半導體器件可以是超結絕緣柵場效應電晶體(SJ IGFET)，例如SJ金屬氧化物半導體場效應電晶體(SJ M0SFET)，或超結絕緣柵雙極電晶體(SJ IGBT)。根據一個實施例，半導體器件的阻斷電壓的範圍為100V到5000V之間，或200V到1000V之間。該SJ電晶體可以是垂直SJ電晶體，其包括一個負載端子和另一負載端子，一個負載端子例如是在第一側(例如半導體主體100的前側)處的源極端子，另一負載端子例如是在第二側(例如半導體主體100的後側)處的漏極端子。
[0057]圖12的右部示出了電場的垂直分布。該U形第三ρ摻雜半導體層117的底側使得在電壓阻斷或電擊穿模式中引起尖峰形的電場峰值。通過保持肖特基耗盡層148的超量電荷，能夠調整電場的斜率α。當通過保持肖特基耗盡層148的更多的超量電荷而增加超結結構中的P負載，角度α變得更大。通過改善關於正差分電阻的電流/電壓特性，電場峰值允許提高器件魯棒性。保持肖特基耗盡層148的超量電荷及形成U形第三ρ摻雜半導體層117構成了用於在電場分布曲線中形成峰值的獨立措施。這些措施可以組合應用或單獨應用。
[0058]圖13示出了超結半導體器件的一個實施例，其包括具有U形第三ρ摻雜半導體層117和兩種類型的漂移區的超結結構。第一類型的漂移區對應於在相鄰的第三P摻雜半導體層117之間的η摻雜半導體主體104的一部分。第一類型的漂移區在其中包括兩個柵極溝槽130。第二類型的漂移區對應於第二 η摻雜半導體層116。在第三P摻雜半導體層117的相對側壁部分中的柵極溝槽130位於距離Cl1處。分別終止於第二 η摻雜半導體層116和η摻雜半導體主體104的相鄰柵極溝槽130位於距離d2處。終止於η摻雜半導體主體104的相鄰柵極溝槽130位於距離屯處。在圖13所示的實施例中，距離C^dyd3彼此不同。在圖14所示的超結半導體器件的實施例中，超前相等間隔的柵極溝槽的距離屯、d2、d3相等。
[0059]圖15是半導體主體部分的示意性橫截面圖，以用於展示在形成加襯圖2所示的半導體主體部分的底側和側壁的第一 P摻雜子層115a之後的超結半導體器件的製造方法的另一實施例。
[0060]圖16是圖15的半導體主體部分在第一 P摻雜子層115a上形成第二 p摻雜子層115b之後的示意性橫截面圖。
[0061]第一 P摻雜子層115a的平均摻雜濃度高於第二 P摻雜子層115b的平均摻雜濃度。根據一個實施例，第一 P摻雜子層115a的平均摻雜濃度的範圍在5X 115CnT3到5X 117CnT3之間，第二 P摻雜子層115b的平均摻雜濃度的範圍在I X 115CnT3到5X 116CnT3之間。類似於參照圖4所述的實施例的第二 P摻雜子層115b的電化學蝕刻產生了第一 P摻雜子層115a中的第二耗盡層152，並且產生了第二 P摻雜子層115b中的肖特基耗盡層148。形成具有上述不同平均摻雜濃度的第一和第二 P摻雜子層115a、115b，允許進一步改進電荷補償的精度。
[0062]儘管這裡示出和描述了特定實施例，但要理解，對於本領域的普通技術人員，各種可選的和/或等同的實施方式可以代替所示出和描述的特定實施例，而不背離本發明的範圍。本申請旨在覆蓋這裡討論的特定實施例的任何修改或變化。因此，旨在本發明僅受限於權利要求及其等同物。
【權利要求】
1.一種用於製造超結半導體器件的方法，所述方法包括: 在第一導電類型的半導體主體中形成溝槽； 形成不同於所述第一導電類型的第二導電類型的對所述溝槽的底側和側壁加襯的第一半導體層； 通過電化學蝕刻去除所述第一半導體層在所述溝槽的所述底側和所述側壁的一部分；以及 填充所述溝槽。
2.根據權利要求1所述的方法，其中去除所述第一半導體層的所述一部分包括:通過在與所述第一半導體層接觸和與所述半導體主體接觸的鹼性溶液之間施加阻斷電壓，來對所述第一半導體層進行鹼性溼法蝕刻。
3.根據權利要求1所述的方法，進一步包括:在電化學蝕刻之前， 通過在所述第一半導體層中弓I入所述第一導電類型的摻雜劑，在所述溝槽外側的所述第一半導體層中形成所述第一導電類型的高摻雜區域，所述高摻雜區域被配置為在電化學蝕刻期間電耦合所述第一半導體層和鹼性溶液。
4.根據權利要求1所述的方法，其中形成所述第一半導體層包括:形成所述第二導電類型的第一子層，並且然後形成所述第二導電類型的第二子層，其中所述第一子層的平均摻雜濃度高於所述第二子層的平均摻雜濃度。
5.根據權利要求4所述的方法，其中所述第一子層的所述平均摻雜濃度在5X115CnT3和5X 117CnT3之間，並且所述第二子層的所述平均摻雜濃度在I X 115CnT3至5X 116CnT3之間。
6.根據權利要求1所述的方法，進一步包括: 在所述半導體主體的第一側處形成源極電極和柵極電極；以及 在所述半導體主體的相對於所述第一側的第二側處形成漏極電極。
7.根據權利要求1所述的方法，其中填充所述溝槽包括:在所述溝槽中形成固有的或輕摻雜的半導體材料和在所述溝槽中形成電介質材料中的至少一個。
8.根據權利要求1所述的方法，其中填充所述溝槽包括:用包括空穴的材料填充所述溝槽。
9.根據權利要求1所述的方法，其中在形成所述溝槽之後和形成所述第一半導體層之前，所述方法還包括: 形成所述第二導電類型的對所述溝槽的所述底側和所述側壁加襯的第三半導體層； 從所述溝槽的所述底側去除所述第三半導體層；以及 形成所述第一導電類型的對所述溝槽的所述底側和所述側壁加襯的第四半導體層。
10.根據權利要求9所述的方法，其中形成所述第三半導體層、從所述溝槽的所述底側去除所述第三半導體層、以及形成所述第四半導體層被執行多次。
11.一種超結半導體器件，包括: 超結結構，所述超結結構包括具有相對側壁以及底側的第二導電類型的第一U形半導體層，其中所述第一 U形半導體層的所述相對側壁中的每一個側壁鄰接互補的第一導電類型的補償區域，並且所述第一 U形半導體層的所述底側鄰接所述第一導電類型的半導體主體部分；以及 填充材料，所述填充材料填充所述第一 U形半導體層的內部區域。
12.根據權利要求11所述的超結半導體器件，其中所述填充材料是固有的或輕摻雜的半導體材料和電介質材料中的至少一種。
13.根據權利要求11所述的超結半導體器件，其中所述填充材料包括空穴。
14.根據權利要求11所述的超結半導體器件，其中所述超結半導體器件是垂直絕緣柵場效應電晶體(IGBT)，所述垂直絕緣柵場效應電晶體(IGBT)包括在半導體主體的第一側處的第一負載端和控制端，以及在所述半導體主體的與所述第一側相對的第二側處的第二負載端。
15.一種超結半導體器件，包括: 超結結構，所述超結結構包括第二導電類型的第一U形半導體層； 填充材料，所述填充材料填充所述第一 U形半導體層的內部區域；以及 互補的第一導電類型的補償區域，其中 至少一對的所述第一導電類型的半導體區域和所述第二導電類型的半導體區域被布置在所述第一 U形半導體層和所述補償區域之間。
16.根據權利要求15所述的超結半導體器件，其中所述補償區域的寬度大於所述第一導電類型的所述半導體區域的寬度。
17.根據權利要求15所述的超結半導體器件，其中所述補償區域的平均摻雜濃度小於所述第一導電類型的所述半導體區域的平均摻雜濃度。
18.根據權利要求15所述的超結半導體器件，其中所述填充材料是固有的或輕摻雜的半導體材料和電介質材料中的至少一種。
19.根據權利要求15所述的超結半導體器件，其中所述填充材料包括空穴。
20.根據權利要求15所述的超結半導體器件，其中所述超結半導體器件是垂直絕緣柵場效應電晶體(IGBT)，所述垂直絕緣柵場效應電晶體(IGBT)包括在半導體主體的第一側處的第一負載端和控制端、以及在所述半導體主體的與所述第一側相對的第二側處的第二負載端。
【文檔編號】H01L29/06GK104347351SQ201410370295
【公開日】2015年2月11日 申請日期:2014年7月30日 優先權日:2013年7月31日
【發明者】H·韋伯 申請人:英飛凌科技奧地利有限公司