具有嵌入式管芯的半導體封裝及其製造方法
2023-06-23 10:14:11 1
專利名稱：具有嵌入式管芯的半導體封裝及其製造方法
技術領域：
本發明涉及半導體封裝領域，並且更具體地涉及半導體封裝中的嵌入式管芯及其製造方法。
背景技術：
半導體封裝用於保護集成電路(IC)晶片或管芯，並且也給管芯提供了與外部電路的電接口。隨著對更小電子器件的不斷增長的需求，半導體封裝被設計得更加緊湊並且必須支持更大的布圖密度。例如，現在某些半導體封裝使用無芯基底，該無芯基底不包括通常在常規基底中發現的厚樹脂芯層。此外，對更高性能的器件的需求導致改善半導體封裝的 需要，這使得能夠在保持薄封裝外形(prof i Ie )的同時，實現混合技術管芯堆疊或提供封裝堆疊能力。
圖I是示出根據本發明的一個實施例的半導體封裝的截面圖；圖2是示出根據本發明的另一實施例的半導體封裝的截面圖；圖3是示出根據本發明的另一實施例的半導體封裝的截面圖；圖4是示出根據本發明的另一實施例的半導體封裝的截面圖；圖5是示出根據本發明的另一實施例的半導體封裝的截面圖；圖6A-60是示出製造圖I中所示的半導體封裝的方法的截面圖；圖7A-7E是示出製造圖5中所示的半導體器件的方法的截面圖；圖8是根據本發明的實施例的系統。
具體實施例方式描述了具有嵌入式管芯的半導體封裝及其製造方法。在以下描述中，為了提供對本發明的全面理解，闡述了許多特定細節。在其它實例中，為了不必要地使本發明難以理解，未特別詳細描述公知的半導體處理技術和特徵。本發明的實施例描述了具有嵌入式管芯的半導體封裝。在一個實施例中，半導體封裝包括包含嵌入式管芯的無芯基底。通過在無芯基底中嵌入管芯，消除了在常規倒裝晶片組裝中通常使用的組裝步驟，從而減少了組裝成本。此外，半導體封裝能實現混合技術管芯堆疊或封裝堆疊。因此，半導體封裝提供了具有管芯堆疊或封裝堆疊能力的薄外形封裝在減少封裝組裝成本方面的優勢。圖I示出了根據本發明的一個實施例的半導體封裝201的截面圖。半導體封裝201包括具有管芯空腔213的第一電介質層210。在一個實施例中，管芯空腔213設置在中間，並且貫穿第一電介質層210。粘附層220形成在管芯空腔213中。在本發明的實施例中，粘附層220具有頂表面221，其基本上與第一電介質層210的頂表面221共面。集成電路(IC)晶片或管芯300布置在管芯空腔213中。管芯300包括前側310和後側320。在一個實施例中，管芯300的後側320固定或粘附於粘附層220的底表面222。在一個實施例中，前側310包括多個管芯焊盤341、342。第二電介質層250形成在第一電介質層210的底表面上。第二電介質層250也包封管芯300。在一個實施例中，多個管芯互連271、272形成在第二電介質層250中，其中管芯互連271、272與管芯300上的管芯焊盤341、342電耦合。在本發明的實 施例中，第三電介質層280形成在第二電介質層250上。在一個實施例中，多個管芯互連291、292形成在第三電介質層280中。在第三電介質層280中的管芯互連291、292與第二電介質層250中的管芯互連271、272電耦合。在本發明的實施例中，多個封裝焊盤231、232、233、234形成在第一電介質層210中。封裝焊盤231、232、233、234形成在管芯300的外圍區域。在一個實施例中，每個封裝焊盤231、232、233、234都包括基本上與第一電介質層210的頂表面211共面的暴露的表面。此外，多個封裝互連273、274、275、276形成在第二電介質層250中，並且與封裝焊盤231、232、233、234電耦合。在一個實施例中，附加的封裝互連293、294形成在第三電介質層280中，並且與第二電介質層250中的封裝互連273、276電耦合。在一個實施例中，管芯互連291,292形成在第三電介質層中，其中管芯互連291、292與管芯互連271、272電耦合。在一個實施例中，阻焊層400形成在第三電介質層280上。在一個實施例中，阻焊層400包括暴露管芯互連291、292和封裝互連293、294的開口。焊球或焊料凸塊411、412、413,414形成在管芯互連291、292和封裝互連293、294上。焊料凸塊411、412與管芯互連291、292電耦合。焊料凸塊413、414與封裝互連293、294電耦合。圖I示出了在半導體封裝201上形成焊料凸塊411、412、413、414以產生球柵陣列(BGA)布圖。BGA布圖的布線或跡線能夠形成在阻焊層400上。能夠明白其它類型的布圖，例如平面柵格陣列(LGA)，能夠形成在半導體封裝201上。在一個實施例中，具有管芯互連271、272、291、292和封裝互連273_276、293、294的電介質層210、250、280構成無芯基底，其中管芯300整個地嵌入在無芯基底中。通過將管芯300嵌入在半導體封裝201的無芯基底中，消除了在常規倒裝晶片組裝中所通常使用的組裝步驟，從而減少了組裝成本。另外，半導體封裝201不再限於帶狀製造能力，其能實現全面板(full panel)處理,進一步減少了製造成本。此外,半導體封裝201能實現混合技術管芯堆疊或封裝堆疊。因此，半導體封裝201提供了低外形封裝、薄管芯組裝、POP兼容性、混合技術(例如弓I線鍵合)管芯堆疊在減少封裝組裝成本方面的優勢。圖2示出了在半導體封裝201上的管芯堆疊的範例。在一個實施例中，另一管芯500附著在半導體封裝201上。管芯500固定或粘附於粘附層220的頂表面221。多個引線鍵合互連511、512、513、514將管芯500與半導體封裝201的封裝焊盤231、232、233、234電耦合。能夠將模製化合物層(未示出)用於保護頂部管芯並包封引線鍵合。在本發明的實施例中，能夠將圖2中所示的最終封裝附著至印刷電路板(PCB)，其中，封裝焊盤231、232、233,234和封裝互連273、274、275、276、293、294用作管芯500與PCB上的跡線之間的電連接。在本發明的實施例中，具有附加管芯500的半導體封裝201形成能夠用在各種應用中的系統級封裝(SIP)，例如便攜或手持設備，諸如膝上型電腦或行動電話。在特定實施例中，管芯300是包含處理器模塊的片上系統(S0C)，而管芯500是用於SOC的存儲模塊。
圖3示出了在半導體封裝201上的封裝堆疊的範例。在本發明的實施例中，能夠將另一封裝600附著至半導體封裝201，以形成封裝上封裝(POP)結構。在一個實施例中，封裝600包括與封裝基底620電耦合的管芯610。模製帽(mold cap)包封管芯610，並且用作管芯610的保護蓋(cover)。在一個實施例中，多個互連，例如焊料凸塊651、652、653、654能夠用於將管芯610與半導體封裝201的封裝焊盤231、232、233、234電耦合。在一個實施例中，圖3中所示的POP結構是系統級封裝。在特定實施例中，管芯300可以是包含處理器模塊的S0C，而管芯610可以是用於SOC的附加邏輯晶片。在一個實施例中，封裝600是倒裝晶片封裝。在本發明的實施例中，能夠結合管芯堆疊和封裝堆疊技術來使用半導體封裝201。在一個實施例中，如圖4中所示，管芯500附著至粘附層220的頂表面221。引線鍵合互連512,513將管芯500與封裝焊盤232、233電耦合。封裝600堆疊在管芯500和半導體封裝 201上。焊料凸塊651、654將封裝600與封裝焊盤231、234電耦合。在替代實施例中，管芯300完全嵌入在沒有封裝焊盤231、232、233、234和封裝互連273、274、275、276、293、294的半導體封裝中。例如，圖5示出了包括管芯互連271、272、291、292、295、296的替代的半導體封裝201』。焊料凸塊411、412、413、414形成在管芯互連
291、292、295、296 上。圖6A-6L示出了形成圖I中所示的半導體封裝201的方法。如圖6A中所示，半導體封裝201的製造從提供面板或載體100開始。在一個實施例中，載體100包括能在其上進行鍍覆的導電錶面110。在特定實施例中，載體100由諸如銅的導電金屬製成，並且導電錶面110是銅表面。在一個實施例中，載體100的厚度大約為50 μ m。接下來，如圖6B中所示，第一電介質層210形成在載體100的導電錶面110上。在一個實施例中，第一電介質層210包括頂表面211和底表面212,其中頂表面211形成在導電錶面110上。在一個實施例中,第一電介質層210的厚度與隨後嵌入到第一電介質層210中的管芯的厚度大致相同。例如，第一電介質層的厚度大約為50-150 μ m。接下來，如圖6C中所示，管芯空腔213和多個焊盤開口 214、215、216、217形成在第一電介質層210中。在一個實施例中，管芯空腔213設置在中間，並且延伸穿過第一電介質層210，以暴露導電錶面110上的管芯區域111。多個焊盤開口 214、215、216、217暴露導電錶面110上的多個焊盤區域 112、113、114、115。在本發明的實施例中，第一電介質層210由光可成像或光可限定材料製成。在一個實施例中，第一電介質層210由正性光可限定材料製成,其中通過對第一電介質層210進行顯影來去除第一電介質層210暴露於輻射源的部分。在另一實施例中，第一電介質層210由負性光可限定材料製成，其中通過對第一電介質層210進行顯影來保留第一電介質層210暴露於輻射源的部分。光可限定材料包括但不限於基於環氧樹脂的光致抗蝕劑。在本發明的實施例中，(光可限定的)第一電介質層210的製造從在導電錶面110上層壓光可限定材料層開始(如圖6B中所示)。接下來，光可限定材料暴露於輻射源並且隨後被顯影以限定管芯空腔211和多個焊盤開口 212、213、214、215 (如圖6C中所示)。在替代實施例中，第一電介質層210由非光可限定的普通電介質材料製成。在此情況下，通過在導電錶面110上沉積第一電介質層210來製造第一電介質層210 (如圖6B中所示)，接著在第一電介質層210中限定管芯空腔211和焊盤開口 212、213、214、215 (如圖6C中所示)。在一個實施例中，通過普通光刻和蝕刻工藝來限定或產生管芯空腔211和焊盤開口 212、213、214、215，諸如但不限於等離子體蝕刻工藝。在另一實施例中，通過使用半導體製造中通常使用的雷射或機械鑽孔工藝來限定管芯空腔211和焊盤開口 212、213、214,215ο接下來，如圖6D中所示，粘附層220形成在導電錶面110的管芯區域111上。粘附層220包括頂表面221和底表面222。在一個實施例中，頂表面221形成在管芯區域111上，使得其基本上與第一電介質層210的頂表面211共面。在一個實施例中,粘附層220噴塗在管芯區域111上。在另一實施例中，通過使用公知的絲網印刷技術來形成粘附層220。例如，使用網格掩模(未示出)將粘附材料印刷在管芯區域111上，並且接下來固化粘附材料以形成覆蓋整個管芯區域111的粘附層220。在一個實施例中，粘附層220僅選擇性地形成 在管芯區域111上。也就是說，粘附層220不形成在焊盤區域112、113、114、115上。在一個實施例中，形成的粘附層220的厚度大約為10至50μπι。粘附層220由諸如但不限於填充的基於環氧樹脂的材料的材料製成。在本發明的實施例中，粘附層220保持作為半導體封裝201的永久特徵，用於保護隨後嵌入到第一電介質層210中的管芯。此夕卜，能夠將粘附層220用作用於隨後進行標記的表面或者用於最小化任何可能發生在管芯內的翹曲。接下來，如圖6Ε中所示，多個封裝焊盤231、232、233、234形成在導電錶面110的焊盤區域112、113、114、115上。在本發明的實施例中，通過使用公知的電解鍍覆技術來形成多個封裝焊盤231、232、233、234。在一個實施例中，焊盤區域112、113、114、115的電鍍從在第一電介質層210上形成抗蝕劑層(未示出)開始，其中對抗蝕劑層進行構圖以暴露焊盤區域112、113、114、115。接下來，使用諸如但不限於金(Au)、鈀(Pd)、鎳(Ni)和銅(Cu)的金屬來電鍍焊盤區域112、113、114、115。在本發明的特定實施例中，以下列順序電鍍焊盤區域112、113、114、115 :金，接著是鈀，接著是鎳。在此情況下，多個封裝焊盤231、232、233、234包括金、鈀和鎳的合成物或多層堆疊。在電鍍工藝完成後，從第一電介質層210去除抗蝕劑層。接下來，如圖6F中所示，管芯300附著至粘附層220。管芯300包括前側310和後側320。在一個實施例中，管芯300的前側310包括多個管芯焊盤341、342。在一個實施例中，能夠使用公知的管芯設置技術來將管芯300插入至管芯空腔211中。隨後將管芯300固定或粘附至粘附層220。在一個實施例中，管芯240的後側320粘附至粘附層220。圖6D和6F描述了在將管芯300附著至粘附層220上之前，在載體100上形成粘附層220。在替代實施例中，在將帶有粘附膜的管芯300設置到載體100上之前，先將粘附膜附著至管芯後側320。例如，從圖6C開始，將在其後側320上帶有粘附膜的管芯300設置在載體的管芯區域111上，使得粘附膜將管芯300固定在載體100上。在此情況下，粘附膜僅形成在管芯300的下方，且不延伸到管芯300的邊緣之外。也就是說，粘附膜不覆蓋整個管芯區域111。粘附層220用作管芯後側320的保護層。此外，能夠將粘附層220用於最小化任何可能發生在管芯300內的翹曲。在一個實施例中，粘附層220包括UV-可固化的特性，隨後能夠將其激活以將引線鍵合管芯附著至粘附層220的頂表面221。在一個實施例中，粘附層220包括導熱特性，這有利於管芯300的熱耗散。
接下來,如圖6G中所不，第二電介質層250形成在第一電介質層210和管芯300上。在本發明的實施例中，第二電介質層250由公知的層壓技術來形成。第二電介質層250能夠由諸如但不限於填充的基於環氧樹脂的合成材料的材料製造。在一個實施例中，形成的第二電介質層250的厚度大約為10-30 μ m。在一個實施例中，第二電介質層250包封了整個管芯300，包括管芯300的前側310和側壁。此外，第二電介質層250形成在多個封裝焊盤231、232、233、234上。在一個實施例中，第二電介質層250形成有水平表面251，以有利於隨後的內建(build-up)工藝。接下來，多個互連形成在管芯焊盤341、342和封裝焊盤231、232、233、234上。在本發明的實施例中，使用半加成工藝(SAP)來形成所述多個互連。例如，在圖6H中，多個互連的製造從在第二電介質層250中形成通路孔261、262、263、264、265、266開始。在一個實施例中，通路孔261、262暴露管芯300的前側310上的管芯焊盤341、342，而通路孔263、264、265,266 則暴露封裝焊盤 231、232、233、234。在一個實施例中，通過機械或雷射鑽孔工藝來形成通路孔261、262、263、264、265、266。在一個實施例中，由於不同的直徑和深度，在單獨的鑽孔工藝中限定通路孔261、262和通路孔263、264、265、266。例如，通過使用UVYAG雷射源來形成通路孔261、262。形成的通路孔261、262的直徑尺寸小於50 μ m。然後，用CO2雷射源來形成通路孔263、264、265、266。形成的通路孔263、264、265、266的直徑尺寸大約為50-150μπι。在本發明的實施例中，通過使用在基底製造中通常使用的、基於高錳酸鹽化學反應(chemistry)的表面沾汙去除工藝能夠清潔通路孔261、262、263、264、265、266的表面。在形成通路孔261、262、263、264、265、266之後，金屬層(未示出)沉積在通路孔261、262、263、264、265、266 中，並且沉積在管芯焊盤 341、342 和封裝焊盤 231、232、233、234上。在特定實施例中，金屬層從由無電鍍覆沉積的銅晶種層開始。隨後，使用公知的光刻、電解銅鍍覆、脫膠以及蝕刻技術來對金屬層進行構圖，以形成圖61中所示的單獨的互連271、272、273、274、275、276。在一個實施例中，管芯互連271、272形成在管芯焊盤341、342上，而封裝互連273、274、275、276則形成在封裝焊盤231、232、233、234上。可以在單獨的工藝中形成管芯互連271、272和封裝互連273、274、275、276。通過使用SAP內建工藝，能夠增加半導體封裝中內建層的數量。例如，重複形成電介質層接著形成互連的步驟，從而產生更多的金屬化層。例如，在圖6J中，第三電介質層280形成在第二電介質層250和互連271、272、273、274、275、276上。然後，多個互連291、
292、293、294形成在第三電介質層280中。在一個實施例中，管芯互連291、292形成在管芯互連271、272上，使得互連291、292與管芯互連271、272電耦合。封裝互連293、294形成在互連273、276上，其中封裝互連293、294與互連273、276電耦合。為了例示的目的，圖6J僅示出了兩層內建層(即電介質層250、280)。能夠明白的是能夠根據封裝設計增加電介質層或內建層的數量。在通常的設計中，大約3-6層內建層構成半導體封裝。
在本發明的實施例中，如圖6K中所示，阻焊層400形成在最上方的電介質層(即第三電介質層280)上。在一個實施例中，阻焊層400形成有暴露管芯互連291、292和封裝互連293、294的開口。在一個實施例中，能夠在第三電介質層280上絲網印刷或層壓阻焊層400。然後，能夠在阻焊層400上執行雷射處理來限定暴露管芯互連291、292和封裝互連293、294的開口。在另一實施例中，阻焊層400由能夠暴露於輻射源並顯影以形成開口的光可限定聚合物材料製成。接下來，如圖6L中所示，從半導體封裝201去除載體100，以暴露封裝焊盤231、232、233、234和粘附層220。在一個實施例中，通過使用公知的蝕刻工藝來去除載體100。在一個實施例中，蝕刻使用基本上對第一電介質層210、粘附層220和封裝焊盤231、232、233、234是選擇性的蝕刻化學反應。也就是說，蝕刻化學反應去除載體100比它去除第一電介質層210、粘附層220或封裝焊盤231、232、233、234要快。然後，焊球或焊料凸塊411、412形成在暴露的互連292、293上。焊料凸塊411、412由公知的焊接材料製成並且通過公知的技術(諸如但不限於蒸發、電鍍或直接設置)形成。這完成了圖I中所示的半導體器件的製造。圖6A-6K示出了在載體100的一側上的半導體封裝201的製造。能夠理解的是，能夠使用載體100的兩側來同時形成兩個半導體封裝。在另一實施例中，可以先將管芯300附著至載體100 (圖6M)。例如，通過層壓工藝，可以在管芯上形成層211 (圖6N)。例如，可以使用單層211來替代圖61的兩層210和250來根據本文中先前描述的方法形成圖60中的結構。圖7A-7E示出了形成圖5中所示的半導體封裝201』的方法。除了半導體封裝201』中未形成封裝互連以外，半導體封裝201』的製造類似於圖6A-6L中所描述的工藝。從圖6B繼續，如圖7A中所示，僅在第一電介質層210中形成管芯空腔213。接下來，如圖7B中所示，粘附層220和管芯300附著在載體100的管芯區域111上。形成粘附層220和附著管芯300的方法類似於圖6D和6F，因此這裡不再贅述。接下來，在圖7C中，第二電介質層250形成在第一電介質層210和管芯300上，接著在管芯焊盤341、342上形成管芯互連271、272。形成第二電介質層250和管芯互連271、272的方法類似於圖6G、6H和61中所描述的工藝。在一個實施例中，在管芯互連271、272的製造期間，形成金屬線277、278。然後，如圖7D中所示，第三電介質層280形成在第二電介質層290上。管芯互連291、292、295、296形成在第三電介質層280上。在此情況下，附加的管芯互連295、296形成在金屬線27 7、278上。阻焊層400形成在第三電介質層280上並且暴露管芯互連291、292、295、296。接下來，在圖7E中，使用與圖6K中所描述的類似的方法，從半導體封裝201去除載體100。然後，在管芯互連291、292、295、296上形成焊料凸塊411、412、413、414。這完成了如圖5中所示的半導體封裝201』的製造。在另一實施例中，可以先將管芯300附著至載體100，並且通過層壓處理，例如以類似於圖6M-60中所示出的方式，可以在管芯300上形成可以代替層210和250的單層(類似於圖6N中的層211)。圖8示出了根據本發明的實施例的計算機系統。在某些實施例中，系統800包括處理器810、存儲器件820、存儲器控制器830、圖形控制器840、輸入和輸出(I/O)控制器850、顯示器852、鍵盤854、定位設備856以及外圍設備858，所有的這些可以通過總線860互相通信地耦合。處理器810可以是通用處理器或專用集成電路(ASIC)。I/O控制器850可以包括用於有線或無線通信的通信模塊。存儲器件820可以是動態隨機存取存儲(DRAM)器件、靜態隨機存取存儲(SRAM)器件、快閃記憶體器件或者這些存儲器件的組合。因此，在某些實施例中，系統800中的存儲器件820不是必須包括DRAM器件。系統800中所示的一個或多個部件可以包括在一個或多個集成電路封裝中，並且或者可以包括一個或多個集成電路封裝，諸如(例如)圖7E的封裝結構。例如，處理器810或存儲器件820或至少部分I/O控制器850或這些部件的組合可以包括在包括各個實施例中所描述的結構的至少一個實施例的集成電路封裝中。這些元件執行本領域公知的它們的常規的功能。特別地，在某些情況下，可以使用存儲器件820來提供對根據本發明的實施例形成封裝結構的方法的可執行指令的長期存儲，並且在其它實施例中，存儲器件820可以用於短期存儲在處理器810執行期間根據本發明的實施例形成封裝結構的方法的可執行指令。此外，可以存儲指令，否則，所述指令可以與與系統通信地耦合的機器可存取介質相關聯，例如，與系統通信地耦合的機器可存取介質諸如光碟只讀存儲器(⑶-ROM)、數字多功能盤(DVD)和軟盤、載波和/或其它傳播信號。在一個實施例中，存儲器件820可以給處理器810提供用於執行的可執行指令。 系統800可以包括計算機(例如，桌上型電腦、膝上型電腦、手持電腦、伺服器、網絡設備、路由器等)、無線通信設備(例如，蜂窩電話、無繩電話、尋呼機、個人數字助理等)、計算機相關外圍設備(例如，印表機，掃描儀、監視器等)、娛樂設備(例如，電視、收音機、立體聲、磁帶及光碟播放器、盒式錄像機、攝像放像機、數位相機、MP3 (動態影像專家組,音頻層3)播放器、視頻遊戲、手錶等)，等等。已經描述了本發明的數個實施例。然而，本領域技術人員會認識到本發明不限於所描述的實施例，而能夠在以下所附的權利要求的精神和範圍內以修改和變化實施本發明。
權利要求
1.一種形成半導體封裝的方法，包括 提供具有導電錶面的載體； 在所述載體的所述導電錶面上形成第一電介質層，所述第一電介質層具有暴露所述導電錶面上的管芯區域的管芯空腔； 在所述導電錶面的所述管芯區域上形成粘附層； 將管芯附著到所述粘附層上，所述管芯具有固定至所述粘附層的後側和具有多個管芯焊盤的前側； 在所述第一電介質層和所述管芯上沉積第二電介質層； 在所述管芯的所述前側上的所述多個管芯焊盤上形成多個管芯互連；以及 去除所述載體以暴露所述粘附層。
2.根據權利要求I所述的方法，其中，形成所述第一電介質層還包括 在所述第一電介質層中形成多個焊盤開口，所述多個焊盤開口暴露所述導電錶面上的多個焊盤區域； 在所述導電錶面的所述多個焊盤區域上形成多個封裝焊盤；以及 在所述多個封裝焊盤上形成多個封裝互連。
3.根據權利要求2所述的方法，其中，所述第一電介質層是光可限定電介質材料。
4.根據權利要求3所述的方法，其中，通過以下步驟形成所述第一電介質層 在所述導電錶面上層壓所述光可限定電介質材料；以及 將所述第一電介質層曝光於輻射源，並且對所述第一電介質層進行顯影，以在所述第一電介質層中限定所述管芯空腔和所述多個焊盤開口。
5.根據權利要求2所述的方法，其中，形成所述第一電介質層包括 在所述導電錶面上沉積所述第一電介質層；以及 在所述第一電介質層中限定所述管芯空腔和所述多個焊盤開口。
6.根據權利要求5所述的方法，其中，通過蝕刻工藝來限定所述管芯空腔和所述多個焊盤開口。
7.根據權利要求5所述的方法，其中，通過雷射或機械鑽孔工藝來限定所述管芯空腔和所述多個焊盤開口。
8.根據權利要求2所述的方法，其中，通過電解鍍覆所述多個焊盤區域來形成所述多個封裝焊盤。
9.根據權利要求I所述的方法，其中，在所述管芯區域上噴塗或絲網印刷所述粘附層。
10.根據權利要求I所述的方法，其中，形成所述多個管芯互連包括 在所述第二電介質層中形成多個第一通路孔，所述多個第一通路孔暴露所述管芯的所述前側的所述多個管芯焊盤； 在所述多個第一通路孔中和所述多個管芯焊盤上形成金屬層；以及 蝕刻所述金屬層以形成所述多個管芯互連。
11.根據權利要求2所述的方法，其中，形成所述多個封裝互連包括 在所述電介質層中形成多個第二通路孔，所述多個第二通路孔暴露所述多個封裝焊盤； 在所述多個第二通路孔中和所述多個封裝焊盤上形成金屬層；以及蝕刻所述金屬層以形成所述多個封裝互連。
12.根據權利要求2所述的方法，還包括 在所述第二電介質層上沉積第三電介質層；以及 在所述多個管芯互連或所述多個封裝互連上形成多個互連。
13.根據權利要求2所述的方法，還包括 在所述第二電介質層上形成阻焊層；以及 形成多個焊料凸塊，其中所述多個焊料凸塊與所述多個管芯互連或者所述多個封裝互連電I禹合。
14.一種半導體封裝，包括 第一封裝，包括 第一電介質層，具有上表面和延伸穿過所述第一電介質層的空腔； 形成在所述第一電介質層的所述空腔中的粘附層，所述粘附層具有上表面和下表面，其中所述上表面基本上與所述第一電介質層的頂表面共面； 形成在所述空腔中的第一管芯，所述第一管芯具有前側和後側，其中所述前側包括多個管芯焊盤，並且其中所述後側粘附於所述粘附層的所述下表面； 形成在所述第一電介質層的底表面和所述第一管芯的所述前側上的第二電介質層；以及 電耦合到所述第一管芯的所述前側上的所述多個管芯焊盤的多個管芯互連。
15.根據權利要求14所述的半導體封裝，還包括 形成在所述第一電介質層中的多個封裝焊盤，其中所述多個封裝焊盤中的每個封裝焊盤都包括基本上與所述第一電介質層的所述頂表面共面的暴露的表面；以及電耦合到所述多個封裝焊盤的多個封裝互連。
16.根據權利要求15所述的半導體封裝，還包括 粘附至所述第一封裝中的所述粘附層的所述上表面的第二管芯；以及 將所述第二管芯電耦合到所述第一封裝的所述多個封裝焊盤的多個引線鍵合互連。
17.根據權利要求15所述的半導體封裝，還包括 第二封裝，包括 第三管芯；以及 將所述第三管芯電耦合到所述第一封裝中的所述多個封裝焊盤的多個互連。
18.根據權利要求15所述的半導體封裝，其中，所述多個封裝焊盤包括金、鈀和鎳的合成物。
19.根據權利要求14所述的半導體器件，還包括 電耦合到所述多個管芯互連的多個第一焊料凸塊。
20.根據權利要求15所述的半導體器件，還包括 電耦合到所述多個封裝互連的多個第二焊料凸塊。
21.根據權利要求14所述的半導體器件，還包括系統，所述系統包括 通信地耦合到所述結構的總線；以及 通信地耦合到所述總線的DRAM。
全文摘要
本發明的實施例描述了具有嵌入式管芯的半導體封裝。半導體封裝包括包含嵌入的管芯的無芯基底。半導體封裝提供了管芯堆疊或封裝堆疊能力。此外，本發明的實施例描述了最小化組裝成本的製造半導體封裝的方法。
文檔編號H01L23/48GK102640283SQ201080054650
公開日2012年8月15日 申請日期2010年12月7日 優先權日2009年12月29日
發明者J·S·岡薩雷斯, J·S·居澤克, N·R·沃茨, R·K·納拉 申請人:英特爾公司