Dma設備的實時調試支持及其方法
2023-06-20 07:04:01 1
專利名稱：Dma設備的實時調試支持及其方法
技術領域：
本發明涉及數據處理系統，並且更具體地，涉及數據處理系統中的測試與調試特徵。
背景技術：
數據處理系統具有當作系統通信高速通道的一個或多個總線。該一個或多個總線在由時鐘周期定義的時間段期間用於傳輸地址、數據和/或控制信息。在文獻中記錄了應用各種技術檢測數據處理系統中電路的功能和校驗與驗證執行軟體的功能，稱為軟體程序調試。測試方法的關鍵部分是獲得數據處理系統各部分的外部可視性，例如寄存器的內容和系統操作的結果。數據處理系統外部的測試與調試設備用於監視由系統的一個或多個總線傳送的地址值、數據和控制信息。
典型的數據處理系統使用稱為直接存儲器訪問(DMA)的技術。利用直接存儲器訪問，可以最少地使用中央處理器(CPU)在輸入/輸出設備和存儲器之間直接傳送信息。從而，DMA控制器可用於在數據處理系統中從源向目標傳送信息流。
片上系統(SOC)設計通常包括多個設備和總線，這些設備和總線能夠利用實時技術產生調試消息。例如，稱為IEEE ISTO 5001或者Nexus調試標準的IEEE標準是已經建立的實時調試標準，它利用多個片上設備支持實時調試消息產生。Nexus調試標準規定了一種機制，為外部記錄重建工具標識系統中預定的操作條件。然而，此調試信息通常限於監視從系統存儲器讀取的或向系統存儲器寫入的信息和記錄執行的軟體執行流的變化，軟體執行流例如為最後採用的分支以來執行的大量順序指令。當前調試處理器功能提供非常有限數量的有關DMA活動的信息。
本發明通過示例說明並且不限於附圖，其中相同的引用標記表示相同的元件，其中圖1以框圖形式表示根據本發明一個實施例的數據處理系統；圖2以框圖形式表示根據本發明的替換數據處理系統；圖3以時序圖形式表示作為時間的函數的通道信息傳送；圖4以示意圖形式表示第一傳送消息的格式；圖5以示意圖形式表示第二傳送消息的格式；圖6以示意圖形式表示第三傳送消息的格式；圖7以示意圖形式表示第四傳送消息的格式；圖8以示意圖形式表示第五傳送消息的格式；圖9以布局圖形式表示用於DMA消息傳遞的控制寄存器；以及圖10以布局圖形式表示用於周期性狀態消息傳遞的控制寄存器。
技術人員明白，圖中的各元件僅出於簡明的目的說明，並不一定依比例繪製。例如，圖中一些元件的尺度可能相對於其它元件誇大，以有助於提高對於本發明實施例的理解。
具體實施例方式
此處使用的術語「總線」指多個信號或導體，可用於傳送一種或者多種類型的信息，例如數據、地址、控制或狀態。當涉及使信號、比特或者類似裝置呈現其邏輯真或者邏輯假狀態時，分別使用「有效」(assert)和「否定」。如果邏輯真狀態是邏輯水平一，則邏輯假狀態是邏輯水平零。進一步地，此處說明的存儲器可為任何類型的存儲器，例如只讀存儲器(ROM)、隨機存取存儲器(RAM)、靜態隨機存取存儲器(SRAM)、非易失性存儲器(例如，快閃記憶體)以及MRAM等等。
圖1以框圖形式表示提供實時DMA專用調試功能的數據處理系統10。數據處理系統10允許專用於DMA總線主控器的一類實時調製消息類型，這些消息表明關鍵的狀態參數。數據處理系統10因此經由DMA單元的實時消息提供改進的調試信息源。
在一種形式中，提供多導體系統總線12在所有系統設備間進行通信。處理器14雙向連接至系統總線12。儘管通過斜線將此處說明的雙向總線表示為多個導體總線，但是應當容易地理解，還可實現單個導體總線和/或多個單向總線。同樣雙向連接至系統總線12的是DMA控制器設備16、存儲器18、存儲器20、外圍設備22、外圍設備24、調試模塊26和總線仲裁器28。調試模塊26在其輸出端提供用於提供調試信息的調試埠。DMA控制設備16和處理器14的每一個具有輸出端，用於向調試模塊26提供多比特狀態信號。處理器14和DMA控制器設備16的每一個分別具有耦合至總線仲裁器28的多比特雙向總線。外圍設備22的輸出端連接至DMA控制器設備16，以提供標記為DMA_REQ的DMA請求信號。類似地，外圍設備24的輸出端連接至DMA控制器設備16，以提供標記為DMA_REQ的DMA請求信號。儘管在圖1中將此處說明的系統單元表示為直接連接至系統總線12，但是應當理解，諸如驅動器、緩衝器等的耦合電路(未示出)可位於系統總線12和說明的系統單元之間。
在操作中，數據處理系統10利用處理器14執行預定的指令集。信息存儲在存儲器18或存儲器20之一中。應當理解，可以僅實現一個存儲器或者其它數量的存儲器，並且連接至系統總線12。DMA控制器設備16用於控制從數據處理系統10中的源向數據處理系統10中的目標傳送信息流。數據處理系統10中的信息在通道中傳送，該信息是在源與目標間關聯的流。數據處理系統10中的外圍設備，例如外圍設備22或者外圍設備24，可為任何種類的電路設備，但是通常通過不向總線仲裁器28請求系統總線12的控制而充當系統總線12的從設備。不管外圍設備為何種設備，這些外圍設備形成系統存儲器映射的一部分。總線仲裁器28用於在數據處理系統10中請求控制系統總線12的任何設備間仲裁系統總線12的控制。大量常規仲裁算法中的任一種可用於實現數據處理系統10。調試模塊26用於提供與DMA控制器設備16關聯的一個或多個實時調試消息，如下所述。換言之，調試模塊26通過從DMA控制器設備16和處理器14接收狀態信號監視DMA控制器設備16，並且生成下述的實時調試消息以輸出至調試埠。
圖2所示的是圖1的數據處理系統10配置的替換實施例。系統總線30雙向連接至DMA控制器44和預定數量的其它系統單元，例如系統單元40和系統單元42。系統單元40和系統單元42可為任何類型的總線主控器或總線從設備。系統單元40、DMA控制器44和系統單元42的每一個分別雙向連接至調試模塊32、調試模塊34和調試模塊36。每一調試模塊32、調試模塊34和調試模塊36的輸出端連接至調試埠邏輯38。調試埠邏輯38提供用於提供實時調試消息的調試埠。如圖2中的點線所示，任意數量的調試模塊和系統單元可耦合在系統總線30和調試埠邏輯38之間。
在替換形式中，按照某種方式劃分調試模塊的功能，以針對耦合至系統總線30的每一系統單元分配調試模塊，包括DMA控制器44。調試埠邏輯38從每一調試模塊32、調試模塊34和調試模塊36接收消息，並且在調試埠邏輯處提供這些消息。在一種形式中，將調試埠邏輯38的邏輯配置為在時間順序的基礎上提供調試消息，其中按照從各種調試模塊接收消息的順序輸出這些消息。然而，可使用其它邏輯配置實現調試輸出的其它順序。
圖3中所示的是表明圖1或圖2的系統實施例中通道上傳輸活動的時序圖，通道由X表示。假設通道X是與源和目標關聯的任一系統實施例中的預定說明性數據流。DMA控制器設備16和DMA控制器44的每一個被配置為支持多個通道，以從源向目標傳送信息流。當從任一源或目標設備接收到DMA請求消息時，例如DMA_REQ，產生通道中的傳輸。例如，在圖3中示出了三個分別的請求。每一請求具有與其關聯的延遲，例如延遲50與第一請求關聯，延遲52與第二請求關聯，延遲54與第三請求關聯。每一延遲的長度不同，這是由於多種系統因素造成的，例如由總線仲裁器28確定的DMA控制器設備16的當前優先級和由DMA控制器設備16的操作確定的通道X的優先級。此延遲是系統特性，希望其在系統外部可知並且不中斷系統。
信息流的傳輸繼續，直到每次請求已經傳送特定字節數的數據。在圖3示出的形式中，假設DMA控制器設備16和DMA控制器44的每一個每次請求傳送N字節的信息，其中N為整數。例如，響應於三個分離的和順序的通道請求進行傳輸60、傳輸62和傳輸64。應當注意，傳輸可中斷，例如與傳輸62關聯的中斷期66。中斷期66可由多種系統因素導致，例如由總線仲裁器28確定的總線主控關係的改變。每一N字節的傳輸被稱為「迭代」或者「次循環迭代」。在「主循環迭代」中執行大量次循環迭代。應當注意，術語「迭代」的使用並不暗示或者要求相同次循環或主循環傳輸的重複。相反，在此語境下，迭代指這樣的事實，對於任何通道，例如圖3的通道X，傳輸活動是共同的，並且因此出現多個連續的傳輸。在圖3示例中，主循環迭代65中有三個次循環迭代，次循環迭代59、次循環迭代61和次循環迭代63。因此，可將所說明的通道操作視為兩層嵌套傳輸操作，其中兩個層次的嵌套是主循環和次循環。應當理解，可以存在任何數量的次循環迭代，如通道請求信號中點線所示。完成次循環迭代之後，系統總線12的控制可轉移至具有未決請求的更高優先級通道。或者，可產生觸發事件，以觸發另一通道開始次循環迭代。還可在主循環迭代的終止處轉移系統總線12的控制。
為了優化總體系統操作，當系統執行時DMA活動各方面的外部可視性非常重要。因此，此處提供一組與DMA活動相關的實時跟蹤消息。
在圖4中所示的是標識第一傳輸開始的第一實時DMA控制器消息，第一傳輸例如為圖3的主循環迭代65的第一傳輸。第一傳輸消息示出為具有五個欄位，其中兩個欄位是可選的。第一欄位被標識為類型碼(TCODE)欄位，該欄位標識消息的類型或功能。僅作為示例，選擇六比特TCODE值110111將該消息標識為「第一傳輸開始」消息。第二欄位是通道標識(通道ID)欄位，在一種形式中，該欄位的長度是四至八比特，通知與該消息關聯的是什麼通道和通道類型。第三欄位是通道狀態欄位，僅作為示例，長度可為一至八比特中的任一個。通道狀態的示例包括第一傳輸開始時通道的優先級、通道的利用因子(即，例如百分比)、之前是否發生通道的傳輸錯誤以及各種其它狀態或者信息細節。第四欄位可選，它是表示通道將傳輸多少信息的傳輸計數。該欄位可包含與通道關聯的每個次循環迭代的傳輸計數信息，並且/或者可包含與該通道關聯的主循環迭代的傳輸計數信息。僅作為示例，傳輸計數欄位的長度可從八至六十四比特，但也可採用其它比特長度。第五欄位也是可選的，它是傳輸業務延遲。傳輸業務延遲標識從初始通道請求至開始傳輸活動需要多長時間。換言之，此欄位中的值是與第一傳輸關聯的中斷延遲，例如延遲50。可利用調試模塊26中或其它地方的計數器(未示出)測量此欄位中的值，以計算與延遲50關聯的時間段。在一種形式中，該傳輸業務延遲欄位的長度可為八至六十四比特，但是也可使用其它比特長度。
圖5中所示的是第二實時DMA控制器消息，該消息標識次循環迭代的開始，例如圖3的任何次循環迭代59、61和63。此第二傳輸消息被示出為具有五個欄位，其中兩個欄位是可選的。第一欄位是類型碼(TCODE)欄位，該欄位將消息標識為「次循環迭代開始」消息。僅出於示例的目的，類型碼被表示為111000，但可以使用其它值和比特長度。第二欄位是通道標識(ID)欄位，該欄位標識與次循環迭代開始關聯的通道。第三欄位是通道狀態欄位，該欄位標識通道的一個或多個參數，例如上面對於第一消息說明的狀態信息。第四欄位是傳輸計數，用於標識通道將傳送多少信息，如上對於第一消息的傳輸計數欄位的說明。第五欄位是傳輸業務延遲欄位，該欄位標識延遲，例如延遲50、延遲52或者延遲54。再一次地，為每一欄位提供的比特長度僅作為示例。
圖6中所示的是第三實時DMA控制器消息，該消息標識諸如圖3的任何次循環迭代59、61和63的次循環迭代的終止。此第三傳輸消息被表示為具有五個欄位，其中兩個欄位是可選的。第一欄位是類型碼(TCODE)欄位，該欄位將消息標識為「次循環迭代終止」消息。僅出於示例目的，類型碼被表示為111001，但是可使用其它值和比特長度。第二欄位是通道標識(ID)欄位，該欄位標識與次循環迭代終止關聯的通道。第三欄位是通道狀態欄位，該欄位標識通道的一個或多個狀態參數，例如上面針對第一消息說明的狀態信息。第四欄位是迭代計數，標識目前在系統總線上傳送哪個次循環迭代。第五欄位是迭代間隔，它是次循環迭代持續多長時間的計數值。可使用位於系統中任何位置的計數器(未示出)，但是優選地，該計數器處於調試模塊之中或者與其接近。再一次地，為每一欄位提供的比特長度僅作為示例。還可配置調試模塊26，使得即使通常由於傳輸錯誤造成整個次循環並未全部完成也可以生成第三傳輸消息。
圖7中所示的是第四實時DMA控制器消息，該消息標識主循環迭代完成，例如圖3的主循環迭代65。此第四傳輸消息被表示為具有五個欄位，其中兩個欄位是可選的。第一欄位是類型碼(TCODE)欄位，該欄位將消息標識為「主循環迭代終止」消息。僅出於示例目的，類型碼被表示為111010，但是可以使用其它值和比特長度。第二欄位是通道標識(ID)欄位，該欄位標識與主循環迭代終止關聯的通道。第三欄位是通道狀態欄位，該欄位標識通道的一個或多個狀態參數，例如上面對於第一消息說明的狀態信息。第四欄位是傳輸計數，用於標識通道已經傳送了多少信息，如上對於第一消息的傳輸計數欄位的說明。第五欄位是傳輸間隔欄位，它是主循環迭代持續多長時間的計數值。可使用位於系統中任何位置的計數器(未示出)，但優選地，該計數器處於調試模塊26中或與其接近。再一次地，為每一欄位提供的比特長度僅作為示例。還可配置調試模塊26，使得即使通常由於傳輸錯誤造成整個主循環並未全部完成也可以生成第四傳輸消息。
圖8中所示的是第五實時DMA控制器消息，該消息在周期性的基礎上提供標識的通道的狀態。該周期性的消息收發用於提供標識的通道的一個或者多個狀態指標。此第五傳輸消息被表示為具有四個欄位，其中一個欄位是可選的。第一欄位是類型碼(TCODE)欄位，該欄位將消息標識為『周期狀態』消息。僅出於示例目的，類型碼被表示為111011，但是可以使用其它值和比特長度。第二欄位是通道標識(ID)欄位，該欄位標識與提供的狀態信息關聯的通道。第三欄位是通道狀態欄位，該欄位標識通道的一個或多個狀態參數，例如上面結合第一消息的討論而說明的狀態信息。第四欄位是當前傳輸計數，標識在與狀態相關的時刻當前傳輸已經進行了多少。周期性的狀態消息可用於確定系統中通道的相對進展和允許通道優先級以及DMA通道的總線主控器優先級的修改。為了生成周期性的狀態消息，通過下面說明的可編程的寄存器控制啟動該功能。當啟動該功能時，何時提供周期性的狀態消息的時序是明確的。無論何時出現預先確定或者預先定義數量的系統時鐘或總線周期，可產生周期性的狀態消息。或者，可根據固定周期生成周期性的狀態消息，固定周期由系統中連接的特定硬體確定。
圖9中所示的是一個DMA通道的控制寄存器70。僅在示例形式中，控制寄存器70具有啟動或者禁止八五DMA實時消息的五個比特和啟動或者禁止生成觀察點觸發的四個比特。在一種形式中，提供各種DMA通道的控制寄存器，每一個都類似於控制寄存器70，它們位於調試模塊26中。控制寄存器70用於表示為通道「CH0」的DMA通道。緊接著控制寄存器70下方的是任何通道的控制比特功能的說明，通道表示為通道x，CHx。控制寄存器70的第一比特，比特0，啟動周期性狀態消息功能。當比特0具有有效(asserted)的邏輯一值時，調試模塊26將產生具有圖8所示格式的周期性的狀態消息。按照類似的方式，控制寄存器70的比特五、六、七和八分別啟動或者禁止圖7、6、5和4的消息。除了圖4-8的DMA消息外，控制寄存器70用於啟動觀察點的觸發，以進行數據處理系統10的外部分析。此處使用的術語「觀察點」指監視預定的內部系統事件和當發生這些系統事件時的信令或指示。控制寄存器70的比特1、2、3和4與觀察點功能的啟動關聯。當啟動這些觀察點時，由調試模塊26向與出現的功能關聯的調試埠提供指示，而不是在事件發生時進行指示。例如，SOTWTE比特啟動確定在關聯通道中傳輸開始以及如果發生傳輸則在調試埠使信號有效或提供消息的功能。圖9中提供的其它觀察點比特用於指示出現迭代(可定義次循環或者主循環)的開始(比特3)，出現迭代(次循環或主循環)的終止(比特2)以及出現傳輸(次循環或者主循環)的結束(比特1)。觀察點功能的選擇性使用可用於啟動其它調試功能。例如，可在數據處理系統10中使用「傳輸終止」觀察點來觸發與系統單元40、系統單元42、處理器14關聯的其它調試功能或者數據處理系統10中任何其它希望的功能。控制寄存器70的功能可從圖9中所示的功能擴大或者縮小，這取決於希望的應用需求。控制寄存器70還可位於除調試模塊26之外的數據處理系統10的其它區域中。
圖10中所示的是周期性的狀態消息控制寄存器80，具有針對於DMA控制器設備16的每一希望的通道數量的欄位。在示出的形式中，提供四個通道並且分配三十二個比特，但是可使用任何數量的通道和比特。在第一通道欄位中，表示為CH0，存儲在其中的數字值控制由調試模塊26產生的周期性狀態消息的速率。因此，周期性的狀態消息控制寄存器80允許用於每一將要產生的每一通道的可編程的和獨立的報告速率。
到現在為止應當明白，已經提供了一種實時調試支持方法和結構，該方法和結構以DMA操作參數專用消息的形式提供信息。包括在DMA操作參數信息中的是知道DMA傳輸何時開始和終止，知道每一個次循環迭代的開始和終止時刻，知道主循環迭代開始和終止時刻，知道預定DMA通道的周期狀態以及知道多大的延遲與每一DMA通道請求關聯。此處說明的DMA調試消息根據DMA控制器設備16中現有的信號生成，並且在實時基礎上生成，因此在DMA控制器設備16或處理器14的操作中不出現中斷。通過具有對於包含在此處說明的DMA消息中包含的信息的外部訪問，可容易地獲得改進水平的片上系統(SOC)調試、驗證和性能。
在一種形式中，提供了一種系統及其操作方法，該系統具有通信總線和耦合至該通信總線的直接存儲器訪問(DMA)設備。該直接存儲器訪問設備控制信息通道，信息通道的每一通道經由通道傳輸從系統中的源向目標傳送信息。調試控制電路耦合至DMA設備，該調試控制電路提供調試消息，調試消息標識至少一個預定通道的DMA通道傳輸邊界的存在。調試控制電路進一步包括可編程控制機制，用於選擇調試消息將標識通道傳輸邊界的存在的、由直接存儲器訪問設備控制的那個信息通道。由調試控制電路提供的調試消息之一表明至少一個預定通道的通道傳輸已經開始。另一調試消息進一步表明至少一個預定通道的狀態參數。在一種形式中，狀態參數為下列之一(1)至少一個預定通道的通道優先級；(2)至少一個預定通道的利用因子；(3)對於至少一個預定通道以前是否發生傳輸錯誤。在另一形式中，調試消息之一進一步表明與通道傳輸關聯的時間延遲，該時間延遲表明直接存儲器訪問設備接收到開始傳送信息的請求和實際傳送信息間的系統延遲。在又一形式中，由調試控制電路提供的調試消息之一表明至少一個預定通道的通道傳輸已經終止。在另一形式中，由調試控制電路提供的調試消息之一表明至少一個預定通道的多個次循環迭代的每一個已經開始。在另一形式中，由調試控制電路提供的調試消息之一表明至少一個預定通道的多個次循環迭代的每一個已經終止。在另一形式中，由調試控制電路提供的調試消息之一表明至少一個預定通道的周期性狀態。或者，可將系統配置為具有多個系統單元，多個系統單元的每一個耦合至通信總線。在替換形式中，調試控制電路進一步包括多個調試模塊，用於提供調試消息，多個調試模塊的每一個均耦合至多個系統單元的預定的一個。調試埠邏輯耦合至多個調試模塊，以向調試埠提供調試消息。
在另一形式中，提供了一種系統和操作方法，該系統具有通信總線和耦合至通信總線的直接存儲器訪問(DMA)設備。直接存儲器訪問(DMA)設備控制信息通道，信息通道的每一通道經由通道傳輸從系統中的源向目標傳送信息。調試控制電路耦合至DMA設備，該調試控制電路提供調試消息，調試消息周期性地提供至少一個預定通道的至少一個狀態參數。在一種形式中，至少一個狀態參數是下列至少一個(1)至少一個預定通道的優先級，(2)至少一個預定通道的利用因子，以及(3)對於至少一個預定通道之前是否發生傳輸錯誤。調試控制電路另外提供表明通道傳輸已經開始的調試消息。調試控制電路另外提供表明通道傳輸已經終止的調試消息。調試控制電路是可編程的，為每一信息通道啟動調試消息的選擇性生成。調試控制電路進一步地生成觀察點指示符，該觀察點指示符是至少一個預定通道的預定觀察點條件，該預定的觀察點條件是基於直接存儲器訪問設備活動的觀察點條件。調試控制電路進一步生成多個觀察點指示符，每一個觀察點指示符分別表明不同的一個信息通道的觀察點條件。控制寄存器存儲啟動和禁止提供調試消息的控制信號，調試消息周期性地提供至少一個預定通道的至少一個狀態參數。直接存儲器訪問設備實現相同通道內的嵌套的信息傳輸，包括形成主循環迭代的多個次循環迭代。每一調試消息包括具有預定比特欄位的多比特消息，這些欄位包括消息類型欄位、通道標識欄位和狀態信息欄位。
在另一形式中，提供一種系統和操作方法，該系統具有通信總線和耦合至該通信總線的直接存儲器訪問(DMA)設備。該直接存儲器訪問(DMA)設備控制多個信息通道，信息通道的每一通道經由通道傳輸在系統中從源向目標傳送信息。調試控制電路耦合至DMA設備。該調試控制電路通過在每通道基礎上的可編程提供與直接存儲器訪問設備的操作參數相關的調試消息。該直接存儲器訪問設備的操作參數包括關於傳輸邊界是否出現和周期性狀態消息中至少一個的信息。調試控制電路進一步提供至少一個調試消息，調試消息包括與直接存儲器訪問設備的系統延遲相關的延遲信息，在直接存儲器訪問設備接收到通道傳輸請求後直接存儲器訪問設備開始通道傳輸。
應當明白，對於所公開的實施例可進行各種修改。例如，處理器14可實現為各種不同類型的數據處理電路，以執行各種處理功能。任何類型的外圍設備可經由系統總線耦合至處理器14，包括協處理器。可利用任何不同的比特大小實現該系統。任何類型的存儲設備可用於說明的貯存器、寄存器和存儲器。可按照任何方式改變消息欄位的順序。可改變控制寄存器中控制比特的順序。
上面對於特定實施例說明了益處、其它優勢和問題的解決方案。然而，這些益處、優勢、問題的解決方案以及使任何益處、優勢或解決方案出現或顯得更加明顯的任何要素將不被視為任何或所有權利要求的關鍵的、必須的或本質的特徵。如此處所使用，術語「包括」或其任何其它變形，目的是涵蓋非排它性的內容，使得包括一系列要素的過程、方法、物品或裝置不僅包括這些要素，而且包括沒有明確列出的或這些過程、方法、物品或裝置固有的要素。如此處所使用的，術語「一」(a或an)定義為一個或多個一個。如此處所使用，術語「多個」定義為兩個或多於兩個。如此處所使用，術語「另一」定義為至少第二或更多。如此處所使用，術語「包括」和/或「具有」定義為「包含」(例如，開放式語言)。如此處所使用，術語「耦合」，定義為「連接」，但是不一定是直接的也不一定是機械的連接。
權利要求
1.一種系統，包括通信總線；耦合至所述通信總線的直接存儲器訪問(DMA)設備，所述直接存儲器訪問設備控制信息通道，所述信息通道的每一通道經由通道傳輸在所述系統中從源向目標傳輸信息；以及耦合至所述直接存儲器訪問設備的調試控制電路，所述調試控制電路提供調試消息，該調試消息標識至少一個預定通道的DMA通道傳輸邊界的存在。
2.權利要求1所述的系統，其中所述調試控制電路進一步包括可編程控制裝置，用於選擇將由所述調試消息標識通道傳輸邊界存在的、所述直接存儲器訪問設備控制的那個信息通道。
3.權利要求1所述的系統，其中由所述調試控制電路提供的所述調試消息之一表示所述至少一個預定通道的通道傳輸已經開始。
4.權利要求3所述的系統，所述調試消息之一進一步表示所述至少一個預定通道的狀態參數。
5.權利要求4所述的系統，其中所述狀態參數包括以下之一所述至少一個預定通道的通道優先級，所述至少一個預定通道的利用因子，以及對於所述至少一個預定通道、之前是否發生傳輸錯誤。
6.權利要求3所述的系統，其中所述調試消息之一進一步表示與所述通道傳輸關聯的時間延遲，該時間延遲表示所述直接存儲器訪問設備接收到開始傳輸信息的請求和實際傳輸所述信息之間的系統延遲。
7.權利要求1所述的系統，其中由所述調試控制電路提供的所述調試消息之一表明所述至少一個預定通道的通道傳輸已經終止。
8.權利要求1所述的系統，其中由所述調試控制電路提供的所述調試消息之一表示所述至少一個預定通道的多個次循環迭代中的每一個已經開始。
9.權利要求1所述的系統，其中由所述調試控制電路提供的所述調試消息之一表示所述至少一個預定通道的多個次循環迭代中的每一個已經結束。
10.權利要求1所述的系統，其中由所述調試控制電路提供的所述調試消息之一表示所述至少一個預定通道的周期性狀態。
11.權利要求1所述的系統，進一步包括多個系統單元，所述多個系統單元的每一個耦合至所述通信總線；其中所述調試控制電路進一步包括用於提供所述調試消息的多個調試模塊，所述多個調試模塊的每一個耦合至所述多個系統單元中預定的一個；以及耦合至所述多個調試模塊的調試埠邏輯，用於向調試埠提供所述調試消息。
12.一種系統，包括通信總線；耦合至所述通信總線的直接存儲器訪問(DMA)設備，所述直接存儲器訪問設備控制信息通道，信息通道的每一通道經由通道傳輸在所述系統中從源向目標傳輸信息；以及耦合至所述直接存儲器訪問設備的調試控制電路，所述調試控制電路提供調試消息，調試消息周期性地提供至少一個預定通道的至少一個狀態參數。
13.權利要求12所述的系統，其中所述至少一個狀態參數進一步包括以下之一所述至少一個預定通道的通道優先級，所述至少一個預定通道的利用因子，以及對於所述至少一個預定通道、之前是否發生傳輸錯誤。
14.權利要求12所述的系統，其中所述調試控制電路另外提供調試消息，每一調試消息表示通道傳輸已經開始。
15.權利要求12所述的系統，其中所述調試控制電路另外提供調試消息，每一調試消息表示通道傳輸已經終止。
16.權利要求12所述的系統，其中所述調試控制電路是可編程的，為每一信息通道啟動所述調試消息的選擇性生成。
17.權利要求12所述的系統，其中所述調試控制電路進一步生成觀察點指示符，該觀察點指示符是所述至少一個預定通道的預定觀察點條件，所述預定觀察點條件是基於所述直接存儲器訪問設備的活動的觀察點條件。
18.權利要求17所述的系統，其中所述調試控制電路進一步生成多個觀察點指示符，每個觀察點指示符分別指示不同的一個信息通道的觀察點條件。
19.權利要求12所述的系統，進一步包括用於存儲控制信號的控制寄存器，該控制信號啟動和禁止提供調試消息，該調試消息周期性地提供所述至少一個預定通道的至少一個狀態參數。
20.權利要求12所述的系統，其中所述直接存儲器訪問設備在相同通道中實現嵌套的信息傳輸，包括形成主循環迭代的多個次循環迭代。
21.權利要求12所述的系統，其中所述每個調試消息包括具有預定比特欄位的多比特消息，這些預定比特欄位包括消息類型欄位、通道標識欄位以及狀態信息欄位。
22.一種系統，包括通信總線；耦合至所述通信總線的直接存儲器訪問(DMA)設備，所述直接存儲器訪問設備控制多個信息通道，信息通道的每一通道經由通道傳輸在所述系統中從源向目標傳輸信息；以及耦合至所述直接存儲器訪問設備的調試控制電路，所述調試控制電路通過在每通道基礎上的編程而選擇性地提供與所述直接存儲器訪問設備的操作參數相關的調試消息。
23.權利要求22所述的系統，其中所述直接存儲器訪問設備的操作參數包括關於以下中至少一個的信息是否出現傳輸邊界以及周期性狀態信息。
24.權利要求22所述的系統，其中所述調試控制電路進一步提供至少一個調試消息，該調試消息包括與所述直接存儲器訪問設備的系統延遲相關的延遲信息，在所述直接存儲器訪問設備接收到通道傳輸請求後開始通道傳輸。
25.一種在系統中進行實時調試支持的方法，包括提供通信總線；將直接存儲器訪問(DMA)設備耦合至所述通信總線，所述直接存儲器訪問設備控制信息通道，所述信息通道的每一通道在系統中經由通道傳輸從源向目標傳輸信息；將調試控制電路耦合至所述直接存儲器訪問設備；以及提供調試消息，所述調試消息為所述信息通道的至少一個預定通道標識DMA通道傳輸邊界的存在。
26.權利要求25所述的方法，進一步包括編程並且選擇將由所述調試消息標識通道傳輸邊界存在的、所述直接存儲器訪問設備控制的那個信息通道。
27.權利要求25所述的方法，進一步包括利用由所述調試控制電路提供的所述調試消息之一來指示所述至少一個預定通道的通道傳輸已經開始。
28.權利要求27所述的方法，進一步包括利用所述調試消息之一來進一步指示所述至少一個預定通道的狀態參數。
29.權利要求28所述的方法，進一步包括利用所述狀態參數來指示以下之一所述至少一個預定通道的通道優先級，所述至少一個預定通道的利用因子，以及對於所述至少一個預定通道、以前是否出現傳輸錯誤。
30.權利要求27所述的方法，進一步包括利用所述調試消息之一來進一步指示與所述通道傳輸關聯的時間延遲，該時間延遲指示所述直接存儲器訪問設備接收到開始傳輸信息的請求和實際傳輸所述信息間的系統延遲。
31.權利要求25所述的方法，進一步包括利用由所述調試控制電路提供的所述調試消息之一來指示所述至少一個預定通道的通道傳輸已經終止。
32.權利要求25所述的方法，進一步包括利用由所述調試控制電路提供的所述調試消息之一來指示所述至少一個預定通道的多個次循環迭代中的每一個已經開始。
33.權利要求25所述的方法，進一步包括利用由所述調試控制電路提供的所述調試消息之一來指示所述至少一個預定通道的多個次循環迭代中的每一個已經終止。
34.權利要求25所述的方法，進一步包括利用由所述調試控制電路提供的所述調試消息之一來周期性地指示所述至少一個預定通道的預定狀態參數。
35.權利要求25所述的方法，進一步包括提供多個系統單元，所述多個系統單元的每一個耦合至所述通信總線；提供多個調試模塊，用於提供所述調試消息，所述多個調試模塊的每一個耦合至所述多個系統單元中預定的一個；以及將調試埠邏輯耦合至所述多個調試模塊，用於向調試埠提供所述調試消息。
36.一種在系統中進行實時調試支持的方法，包括提供通信總線；將直接存儲器訪問(DMA)設備耦合至所述通信總線，所述直接存儲器訪問設備控制信息通道，所述信息通道的每一通道在系統中經由通道傳輸從源向目標傳輸信息；以及將調試控制電路耦合至所述直接存儲器訪問設備，用於提供調試消息，該調試消息周期性地提供至少一個預定通道的至少一個狀態參數。
37.權利要求36所述的方法，進一步包括將所述至少一個狀態參數實現為以下之一所述至少一個預定通道的通道優先級，所述至少一個預定通道的利用因子，以及對於所述至少一個預定通道、之前是否出現傳輸錯誤。
38.權利要求36所述的方法，進一步包括另外提供表示通道傳輸已經開始的調試消息。
39.權利要求36所述的方法，進一步包括另外提供表示通道傳輸已經終止的調試消息。
40.權利要求36所述的方法，進一步包括為每一信息通道啟動所述調試消息的選擇性生成。
41.權利要求36所述的方法，進一步包括生成觀察點指示符，該觀察點指示符是所述至少一個預定通道的預定觀察點條件，所述預定觀察點條件是基於所述直接存儲器訪問設備的活動的觀察點條件。
42.權利要求41所述的方法，進一步包括生成多個觀察點指示符，每一觀察點指示符分別表示不同的一個信息通道的觀察點條件。
43.權利要求36所述的方法，進一步包括利用控制寄存器存儲啟動和禁止提供調試消息的控制信號，所述調試消息周期性地提供所述至少一個預定通道的至少一個狀態參數。
44.權利要求36所述的方法，進一步包括在相同的通道中實現嵌套的信息傳輸，每一嵌套的信息傳輸包括形成主循環迭代的多個次循環迭代。
45.權利要求36所述的方法，進一步包括將每一所述調試消息實現為具有預定比特欄位的多比特消息，所述預定比特欄位包括消息類型欄位、通道標識欄位以及狀態信息欄位。
46.一種在系統中進行實時調試支持的方法，包括提供通信總線；將直接存儲器訪問(DMA)設備耦合至所述通信總線，所述直接存儲器訪問設備控制多個信息通道，所述信息通道的每一通道在系統中經由通道傳輸從源向目標傳輸信息；以及將調試控制電路耦合至所述直接存儲器訪問設備，所述調試控制電路通過在每通道基礎上的編程而選擇性地提供與所述直接存儲器訪問設備的操作參數相關的調試消息。
47.權利要求46所述的方法，進一步包括將所述直接存儲器訪問設備的操作參數實現為關於下述至少一個的信息是否出現傳輸邊界以及周期性的狀態信息。
48.權利要求46所述的方法，進一步包括提供至少一個調試消息，所述至少一個調試消息包括與所述直接存儲器訪問設備的系統延遲相關的延遲信息，在所述直接存儲器訪問設備接收到通道傳輸請求之後開始通道傳輸。
全文摘要
一種數據處理系統(10)，具有調試模塊(26)，該調試模塊選擇性地生成專用於系統中直接存儲器訪問(DMA)控制器設備(16)的一個或多個調試消息。提供啟動哪個DMA調試消息的控制寄存器(70)。提供DMA傳輸活動的起始和終止，包括次循環迭代何時開始和完成。在調試消息中還可包括延遲信息，該延遲信息表示每一DMA傳輸的通道請求和實際的請求發起間的系統延遲。調試消息之一在控制寄存器(80)的控制之下提供預定DMA通道的周期性狀態。至少一個調試消息實現觀察點功能，例如指示傳輸何時開始或終止。調試模塊可集中於系統中或者分布於每一預定系統單元中。
文檔編號G06F11/00GK1906589SQ200480040726
公開日2007年1月31日 申請日期2004年12月21日 優先權日2004年1月23日
發明者威廉·C·莫耶 申請人:飛思卡爾半導體公司