一種fir數字濾波器直接型實現方法及實現裝置的製作方法

2023-06-13 08:28:06

專利名稱：：一種fir數字濾波器直接型實現方法及實現裝置的製作方法
技術領域：
：本發明屬於數位訊號處理
技術領域：
，特別涉及到一種FIR數字濾波器在可編程邏輯器件、數位訊號處理器和專用集成電路中的直接型實現方法及實現裝置。
背景技術：
：近年來，隨著通信和信號處理需求的擴大和提高，FIR(FiniteImpulseResponse)數字濾波器越來越受到了廣泛關注。FIR數字濾波器廣泛應用於音視頻信號處理和傳輸、基帶成型濾波、鏡像濾波和匹配濾波等多種場合。例如在中國數位電視地面傳輸國家標準中，對成型濾波的平方根升餘弦滾降FIR濾波器滾降係數要求為0.05，其過渡帶很窄，頻譜利用率很高，但對於硬體實現而言濾波器階數很高，硬體實現複雜度很高。因此FIR數字濾波器硬體實現的優化是一個十分現實的問題。FIR數字濾波器可由系統函數唯一確定，其系統函數Z變換可表示為w=0其中/r["]為濾波器有限衝激響應，即FIR數字濾波器的係數。則濾波器輸入輸出關係為formulaseeoriginaldocumentpage4其中*表示線性巻積，x["]為輸入信號，乂"]為輸出信號。根據現有技術，FIR數字濾波器的基本實現結構有直接型和轉置型，分別如圖1和2所示。由於FPGA(可編程邏輯器件)、DSP(數位訊號處理器)和ASIC(專用集成電路)中乘法器資源有限，對於固定係數的FIR數字濾波器，固定係數乘法通常轉換為加法實現。式(2)所示的濾波器功能可以理解為對輸入信號不同延時x[n-m]的加權/[m]4"_附]進行求和運算，因此對FIR數字濾波器硬體實現的優化就是對加權求和運算的優化。其中輸入信號延時的加權就是輸入信號延時與固定濾波器係數的乘法運算。前人進行了大量優化工作。其一，提出用正則有符號數(CanonicalSigned-Digital,CSD)實現固定係數乘法，即通過將固定濾波器係數表示為如下CSD形式，//M=2X"x2'，",,{0,1,-1}，髒{0,1,2……7V}。(3)由此將乘法運算轉化為移位和加法運算，節省了硬體實現所需的乘法器資源，並且加法器數目也得到優化。其二，在上述CSD實現固定係數乘法的基礎上利用對稱性進行優化。線性相位濾波器具有係數的對稱性，在直接型實現時可以利用這種對稱性，降低硬體實現的複雜度。由上可以看出，乘法運算轉化為移位和加法運算運算後，實現加權求和運算所需要的硬體資源主要取決於加法器個數以及加法器的位寬。然而，對於直接型結構而言，FIR濾波器係數之間的相似和相同特性仍沒有完全被利用，而這種相似和相同特性在轉置型結果中已得到充分利用。例如，/2[1]=7，/2[2]=14，則可知/z[2^W]x2,/z[l]移位即得/z[2],而它們的CSD分解完全不同，因此進一步利用這種移位相同特性可減少加法器資源。同理，利用濾波器係數之間的相似特性亦可減少加法器資源，如Zz[l]=7，/2[2]=119=7x16+7=叩]x16+耐l]。總結現有FIR數字濾波器實現結構和實現方法，可知存在如下問題1.FIR數字濾波器直接型的CSD方法和對稱性方法沒有充分利用係數的相同和相似的特性；2.FIR數字濾波器轉置型實現，雖然利用了濾波器係數的相同相似特性，但由於延時累加運算造成的進位使得加法運算的位寬迅速增高。
發明內容本發明需要解決的技術問題是優化FIR數字濾波器硬體實現的資源佔用。傳統的FIR數字濾波器直接型和轉置型實現方法都存在著需要佔用大量組合邏輯資源和寄存器資源等不足之處。為了克服這些不足，就需要開創一種新的方法，本發明的目的是提供一種FIR數字濾波器直接型實現方法及實現裝置它是在直接型結構的基礎上，充分利用濾波器係數的相同和相似特性，優化濾波器的邏輯資源佔用。本發明的目的是依靠以下技術方案來實現的。一種FIR數字濾波器直接型實現方法，其特徵在於，按以下流程步驟進行操作101、初始化，並得到輸入信號的不同延時；102、固定係數乘積轉換，將輸入信號延時與固定濾波器係數的乘積按已知濾波器的係數轉換為合積或簡積；103、將沒有相似項的合積按合積分解原則進行分解；104、將相似合積合併，按部分乘積合併原則兩兩相加；105、將簡積合併，按部分乘積合併原則兩兩相加；106a、若合積組為非空，則返回步驟103;若合積組為空，則進入下一步；106b、若簡積組包括多個簡積，則返回歩驟105;若簡積組僅包括單個簡積，則進入下一步；107、根據精度和增益要求，對最後一個簡積進行增益調整和位截取得到濾波器加權求和的最終結果。所述直接型實現方法的合積分解、合積合併和簡積合併可多級使用或迭代使用。所述直接型實現方法步驟103中所述合積分解原則為按合積中基數J的CSD權重進行分解，其中CSD權重是指CSD表達式中非零值個數。所述直接型實現方法步驟104和105中合積合併和簡積合併的所述部分乘積合併原則為兩兩相加結果的位寬增加最小。本發明實施例進一步提供了基於合積分解原則和部分乘積合併原則的FIR濾波器直接型實現裝置，所述實現裝置在集成電路和可編程邏輯器件中包括如下模塊輸入抽頭延時模塊、級聯分解合併模塊和輸出增益調整和位截取模塊。其中輸入抽頭延時模塊得到輸入信號的不同延時送給級聯分解合併模塊，級聯分解合併模塊得到濾波器加權求和最終結果送給輸出增益調整和位截取模塊，輸出增益調整和位截取模塊依據所需精度和增益得到濾波器最終輸出。所述輸入抽頭延時模塊中延時單元個數及抽頭個數與濾波器階數相同，抽頭延時模塊的輸出信號位寬與輸入信號位寬相同。所述級聯分解合併模塊包括一級或多級分解合併模塊，每一級分解合併模塊包括合積分解單元、合積合併運算單元和簡積合併運算單元。所述級聯分解合併模塊的最後一級分解合併模塊得到濾波器加權求和最終結果，其它級分解合併模塊得到濾波器加權求和的中間結果。所述合積分解單元根據合積分解原則將無相似項的合積(即濾波器加權求和的中間結果)分配到合積合併運算單元和簡積合併運算單元。所述合積合併運算單元和簡積合併運算單元根據部分乘積合併原則將輸入簡積和合積兩兩相加。本發明提供的技術萬案的有益效果是充分利用了FIR數字濾波器係數之間的相似和相同特性，節省實現加權求和運算的加法器個數和位寬，節省硬體實現中的組合邏輯資源和寄存器資源。圖1是現有技術提供的直接型結構示意圖；圖2是現有技術提供的轉置型結構示意圖；圖3是本發明提供的直接型實現方法流程圖；圖4是本發明提供的直接型實現裝置框圖；圖5是本發明提供的直接型實現裝置兩級分解合併模塊示意圖。具體實施方式為使本發明的目的、技術方法和優點更加清楚，下面結合附圖對本發明實施方式作進一步地詳細描述。圖1與圖2表示在已有技術中所採用的基於FIR數字濾波器基本實現結構的兩種實現方法，分別為直接型和轉置型實現方法。而本發明提供了一種不同於已有技術的用於固定係數FIR數字濾波器的時域直接型實現方法，充分利用濾波器係數之間的相同相似特性，使濾波器加權求和的中間結果轉化出相同的部分乘積，其中加權求和的中間結果包括輸入信號延時和固定係數濾波器的乘積。合併相同的部分乘積可以節省加法器資源，優化部分乘積的合併還可進一步降低加法器的位寬。該方法將直接型FIR數字濾波器的加權求和運算用合積分解、合積合併和簡積合併來實現。該方法適用於係數複雜且固定的FIR數字濾波器實現，尤其是高階FIR數字濾波器實現，適用於成型濾波或其相關系統，也適應於固定係數加權求和運算。下面以N階FIR數字濾波器為例來闡述本發明所述技術方案。為了對本發明方案有一個全面了解，設FIR數字濾波器的輸入信號為x[w](位寬iC比特)，輸出信號為乂"]，則其直接型實現的表達式為formulaseeoriginaldocumentpage7(4)其中/z[m]為N階數字濾波器的固定濾波器係數，x[M-m]為輸入信號的延時。先為本發明提出的濾波器實現方法作必要的描述準備，包括部分乘積、合積、簡積、基數、相似合積、合積分解原則和部分乘積合併原則。部分乘積定義為/zx二風M]x2'"xJ，其中風n]為濾波器加權求和的中間結果，包括輸入信號延時與濾波器係數的直接乘積，也包括多個輸入信號延時的加權求和，m為非負整數，J為奇數。當2=1時，fcc定義為簡單部分乘積(簡稱簡積)，對B[^移位即可得到foc。當^^1時，fe為組合部分乘積(簡稱合積)，可進一步分解。奇數^定義為部分乘積fe的基數，顯然簡積的基數為1，合積的基數為大於1的奇數。綜上，部分乘積fe可由3個參數決定(//max,w,爿)，其中//應=Smaxx2"'，An是的最大幅度，決定fee的最高有效位，m決定/zx的最低有效位。如果兩個合積的基數J相同，則稱之為相似合積，可以進行合併。合積分解原則就是對沒有相似項的合積進行分解的原則。為減少加法器數目，合積按基數爿的CSD權重5進行分解，S,=Mow(3/2)32=Ce//(3/2)(5)其中3〉1為合積基數J的CSD分解表達式中非零值個數，C^7函數表示不小於輸入值的最小整數，F/ow函數表示不大於輸入值的最大整數，因此3=3,+32，例如3=5時，A=2和32=3。本發明提出的合積分解原則為二分法將基數J的CSD權重為3的合積分解成兩個部分乘積，其中第一個部分乘積對應CSD分解表達式中前^個非零值，第二個部分乘積對應CSD分解表達式中後&個非零值。採用二分法的分解原則可使合積分解得到的新合積的基數j值儘量小，有利於得到更多的相似合積，減少加法器數目。簡積合併就是將簡積兩兩相加，合積合併就是將相似合積兩兩相加，二者統稱為部分乘積合併。為減少加法器輸出位寬，定義部分乘積合併原則為依據位寬增加最少原則選擇兩個部分乘積進行合併，解釋如下。選取兩個相似合積或兩個簡積，設其最高和最低有效位分別為wAl、/Al和wW2、/^2,//,皿參數各為/^^和g艦2，合併後的部分乘積最高和最低有效位為m^3和/W3，H,參數為/^^，則進行部分乘積合併時加法器輸出位寬增加值為緣=(薦63-M)3)-(-^-+-^-)，(6)其中柳M、"M可由//max3=ifmaxl+//max2參數求得，』=!腿—w2),(7)/A3-min(脇，磁)。(8)依據部分乘積合併原則的具體操作就是在所有可能的部分乘積合併中選擇位寬增加最少的兩個部分乘積進行兩兩相加。基於上述的定義，再回到具體實施例，參照圖3，表示本發明提供的直接型實現方法流程圖，本發明提供的用於固定係數FIR數字濾波器的時域直接型實現方法，具體包括如下操作步驟。步驟101:初始化原合積組、原簡積組、新合積組和新簡積組為空，並得到輸入信號的不同延時x[n—m]，其中附二0，1,…,jV。步驟102:按濾波器係數的特徵進行固定係數乘積轉換，即將輸入信號延時x[n-w]和濾波器係數/z[m]的乘積/zx二/7[m]xx[w-m]轉換為合積或簡積，並將轉換結果分別送入原合積組和原簡積組。具體操作如下將每個濾波器係數分解為/["]=^x2"'，j為奇數，m為非負整數；如果一]=2"',則轉換為簡積/x-x["]x/2["X"]xlx2"'，i(//max,^)=(Xaxx2"',w,l)決定，x,為;c[W]最大幅度，其最高和最低有效位為《6=^+附和/^=附，其中K是不小於log2(xmax)的最小整數；如果/["]=爿><2"'，爿#1，則轉換為合積/zj^x["]x/z["]-jc["]xJx2"'，由(//讓,w，j)=(xmaxx2m,m，j)決定，其最高和最低有效位為=〖+m和M)=m。根據上述轉換操作，將N+1個輸入信號延時和濾波器係數的乘積轉換為合積或簡積，並將轉換結果分別送入原合積組和原簡積組。步驟103:根據合積分解原則，將原合積組中無相似項的合積分解為簡積或合積，分解結果分別送入原合積組和原簡積組，其中所述無相似合積項的合積包括前歩驟得到的合積和本歩驟分解得到的合積。歩驟104:根據部分乘積合併原則選擇原合積組中的相似合積進行兩兩相加，相加結果送入新合積組，原合積組中沒有合併項的合積最後也送入新合積組。步驟105:根據部分乘積合併原則選擇原簡積組中的簡積進行兩兩相加，相加結果送入新簡積組，原簡積組中沒有合併項的簡積最後也送入新簡積組。步驟106a:若合積組為非空，則返回歩驟103;若合積組為空，則進入下一步；步驟106b:若簡積組為非單個簡積，則返回步驟105;若簡積組僅包括單個簡積，則進入下一步；步驟107:根據精度和增益要求，對最後一個簡積進行增益調整和位截取得到濾波器的最終輸出。參照圖4，表示本發明提出的如權利要求1所述FIR數字濾波器直接型實現方法的實現裝置框圖。根據本發明提出的FIR數字濾波器直接型實現方法，本發明進一步提出基於合積分解原則和部分乘積合併原則的FIR數字濾波器直接型實現裝置，所述實現裝置在集成電路和可編程邏輯器件中包括如下模塊輸入抽頭延時模塊、級聯分解合併模塊和輸出增益調整和位截取模塊。其中輸入抽頭延時模塊得到輸入信號的不同延時送給級聯分解合併模塊，級聯分解合併模塊得到濾波器加權求和最終結果送給輸出增益調整和位截取模塊，輸出增益調整和位截取模塊依據所需精度和增益得到濾波器最終輸出。所述輸入抽頭延時模塊中延時單元個數及抽頭個數與濾波器階數相同，抽頭延時模塊的輸出信號位寬與輸入信號位寬相同參照圖5，表示本發明提出的兩級分解合併模塊示意圖。所述級聯分解合併模塊包括一級或多級分解合併模塊，每一級分解合併模塊包括合積分解單元、合積合併運算單元和簡積合併運算單元。所述合積分解單元根據合積分解原則將無相似項的合積(即濾波器加權求和的中間結果)分配到合積合併運算單元和簡積合併運算單元。所述^積合併運算單元和簡積合併運算單元根據部分乘積合併原則將輸入簡積和合積兩兩相加。所述級聯分解合併模塊的最後一級分解合併模塊得到濾波器加權求和最終結果，其它級分解合併模塊得到濾波器加權求和的中間結果。本發明所提出的一種FIR數字濾波器直接型實現方法和實現裝置，與現有技術作下列對比，參照比較的現有技術的三種實現方法包括轉置型、採用CSD分解的直接型和利用對稱性的直接型。參照表l，表示四種實現方法在FPGA實現的邏輯資源對比。其中用於比較的FIR數字濾波器是Nyquist濾波器，其階數為68，滾降係數為0.45，濾波器係數採用15bits量化；用於邏輯分析和綜合的平臺是QuartusII，FPGA器件類型是AlteraStratixII系列。可以看出本發明提出的直接型在FPGA實現時佔用的組合邏輯和寄存器邏輯資源均最少。表1tableseeoriginaldocumentpage10本發明提出的直接型1812966上面僅以68階的FI.R數字濾波器實現為例進行對比，實際中需要的FIR數字濾波器的階數可能更高，例如在中國地面數位電視標準中的數字基帶成型濾波器需要幾百階，那麼在實現時採用本發明實施例的實現方法將節省更多資源。以上分析結果表明，本發明提出的直接型方法與轉置型，CSD分解直接型和對稱性直接型相比，在硬體實現佔用資源方面更有優勢，該方法具有良好的推廣價值。如前所述，FIR數字濾波器直接型實現的核心是加權求和運算，因此本發明的技術方案可直接應用於普通的加權求和運算在FPGA、DSP或ASIC中的硬體實現。上面對本發明的具體實施例進行了詳細說明，但本發明並不限制於上述實施例。權利要求1.一種FIR數字濾波器直接型實現方法，其特徵在於，按以下流程步驟進行操作101、初始化，並得到輸入信號的不同延時；102、固定係數乘積轉換，將輸入信號延時與固定濾波器係數的乘積按已知濾波器的係數轉換為合積或簡積；103、將沒有相似項的合積按合積分解原則進行分解；104、將相似合積合併，按部分乘積合併原則兩兩相加；105、將簡積合併，按部分乘積合併原則兩兩相加；106a、若合積組為非空，則返回步驟103；若合積組為空，則進入下一步；106b、若簡積組為非單個簡積，則返回步驟105；若簡積組僅包括單個簡積，則進入下一步；107、根據精度和增益要求，對最後一個簡積進行增益調整和位截取得到濾波器加權求和的最終結果。2.根據權利要求1所述的FIR數字濾波器直接型實現方法，其特徵在於，所述直接型實現方法的合積分解、合積合併和簡積合併可多級使用或迭代使用。3.根據權利要求1所述的FIR數字濾波器直接型實現方法，其特徵在於，所述步驟103的所述合積分解原則為按合積中基數」的CSD權重進行分解，其中CSD權重是指CSD表達式中非零值個數。4.根據權利要求1所述的FIR數字濾波器直接型實現方法，其特徵在於，所述步驟104和歩驟105的所述部分乘積合併原則為兩兩相加結果的位寬增加最小。5.—種按照權利要求1所述的FIR數字濾波器直接型實現方法的實現裝置，其特徵在於，在該裝置的集成電路和可編程邏輯器件中包括如下模塊輸入抽頭延時模塊、級聯分解合併模塊、輸出增益調整和位截取模塊;其中輸入抽頭延時模塊得到輸入信號的不同延時送給級聯分解合併模塊，級聯分解合併模塊得到濾波器加權求和最終結果送給輸出增益調整和位截取模塊，輸出增益調整和位截取模塊依據所需精度和增益得到濾波器最終輸出。6.根據權利要求5所述的FIR數字濾波器直接型實現裝置，其特徵在於，所述輸入抽頭延時模塊中延時單元個數及抽頭個數與濾波器階數相同，抽頭延時模塊的輸出信號位寬與輸入信號位寬相同。7.根據權利要求5所述的FIR數字濾波器直接型實現裝置，其特徵在於，所述級聯分解合併模塊包括一級或多級分解合併模塊，每一級分解合併模塊包括合積分解單元、合積合併運算單元和簡積合併運算單元。8.根據權利要求5或7所述的FIR數字濾波器直接型實現裝置，其特徵在於，所述級聯分解合併模塊的最後一級分解合併模塊，得到濾波器加權求和的最終結果，其它級分解合併模塊得到濾波器加權求和的中間結果。9.根據權利要求5或7所述的FIR數字濾波器直接型實現裝置，其特徵在於，所述合積分解單元，根據合積分解原則將無相似項的合積分配到合積合併運算單元和簡積合併運算單元。10.根據權利要求5或7所述的FIR數字濾波器直接型實現裝置，其特徵在於，所述合積合併或簡積合併運算，根據部分乘積合併原則，將輸入簡積或相似合積兩兩相加。全文摘要一種FIR數字濾波器直接型實現方法及實現裝置，屬於數位訊號處理領域。按以下流程步驟進行操作初始化，並得到輸入信號的不同延時；固定係數乘積轉換，將輸入信號延時與固定濾波器係數的乘積轉換為合積或簡積；將沒有相似項的合積按合積分解原則進行分解；將相似合積按部分乘積合併原則兩兩相加；將簡積按部分乘積合併原則兩兩相加；重複上述步驟的合積分解、合積合併和簡積合併實現濾波器的加權求和運算；根據精度和增益要求，對最後一個簡積進行增益調整和位截取得到濾波器的最終輸出。本方法及實現裝置充分利用了濾波器加權求和的中間結果(即部分乘積)的相似和相同特性，節省了實現加權求和運算的加法器個數和位寬，節省硬體實現中的組合邏輯資源和寄存器資源。文檔編號H03H17/06GK101242168SQ200810101448公開日2008年8月13日申請日期2008年3月6日優先權日2008年3月6日發明者盧瑩瑩,彭克武,楊知行,潘長勇,王勁濤,劍符申請人:清華大學