製備雙層SOI混合晶向後柵型反型模式SiNWFET的方法
2023-06-13 02:03:51 2
專利名稱：製備雙層SOI混合晶向後柵型反型模式SiNWFET的方法
技術領域：
本發明涉及半導體場效應電晶體技術領域，尤其涉及一種製備雙層SOI混合晶向後柵型反型模式SiNWFET的工藝步驟。
背景技術：
通過縮小電晶體的尺寸來提高晶片的工作速度和集成度、減小晶片功耗密度一直是微電子工業發展所追求的目標。在過去的四十年裡，微電子工業發展一直遵循著摩爾定律。當前，場效應電晶體的物理柵長已接近20nm，柵介質也僅有幾個氧原子層厚，通過縮小傳統場效應電晶體的尺寸來提高性能已面臨一些困難，這主要是因為小尺寸下短溝道效應和柵極漏電流使電晶體的開關性能變壞。納米線場效應電晶體(NWFET，Nanowire MOSFET)有望解決這一問題。一方面，小 的溝道厚度和寬度使NWFET的柵極更接近於溝道的各個部分，有助於電晶體柵極調製能力的增強，而且它們大多採用圍柵結構，柵極從多個方向對溝道進行調製，能夠進一步增強調製能力，改善亞閾值特性。因此，NWFET可以很好地抑制短溝道效應，使電晶體尺寸得以進一步縮小。另一方面，NWFET利用自身的細溝道和圍柵結構改善柵極調製力和抑制短溝道效應，緩解了減薄柵介質厚度的要求，有望減小柵極漏電流。此外，納米線溝道可以不摻雜，減少了溝道內雜質離散分布和庫侖散射。對於一維納米線溝道，由於量子限制效應，溝道內載流子遠離表面分布，故載流子輸運受表面散射和溝道橫向電場影響小，可以獲得較高的遷移率。基於以上優勢，NWFET越來越受到科研人員的關注。由於Si材料和工藝在半導體工業中佔有主流地位，與其他材料相比，矽納米線場效應電晶體(SiNWFET)的製作更容易與當前工藝兼容。NWFET的關鍵工藝是納米線的製作，可分為自上而下和自下而上兩種工藝路線。對於Si納米線的製作，前者主要利用光刻(光學光刻或電子束光刻)和刻蝕(ICP、RIE刻蝕或溼法腐蝕)工藝，後者主要基於金屬催化的氣-液-固(VLS)生長機制，生長過程中以催化劑顆粒作為成核點。目前，自下而上的工藝路線製備的矽納米線由於其隨機性而不太適合SiNWFET的製備，因此目前的矽納米線場效應電晶體中的SiNW主要是通過自上而下的工藝路線製備。同時，現有的納米線場效應電晶體也有其自身的缺陷。美國專利US20110254101A1中公開一種混合材料反型模式圓柱體全包圍柵CMOS場效應電晶體的結構示意圖。所述全包圍柵CMOS場效應電晶體被柵極區500』全包圍的溝道301』、401』截面為圓型。美國專利US20110254102A1中公開了一種混合晶向反型模式全包圍柵CMOS場效應電晶體的結構示意圖。所述全包圍柵CMOS場效應電晶體被柵極區500』全包圍的溝道301』、401』截面為跑道型。美國專利US20110248354A1中公開了一種混合材料反型模式全包圍柵CMOS場效應電晶體的結構示意圖。所述全包圍柵CMOS場效應電晶體被柵極區500』全包圍的溝道301』、401』截面為跑道型。
上述公開文件中都採用反型模式混合晶向的M0SFET，其都存在以下缺陷(1)NMOS區300』和PMOS區400』共用同一柵極區500』，只能實現鉗位式的CMOS結構，無法實現NMOS和PMOS分離結構；(2)NMOS區300』和PMOS區400』共用同一柵極區500』，無法針對NMOS和PMOS分別進行柵極功函數調節和柵極電阻率調節；(3)實現針對NMOS和PMOS分別進行源漏離子注入的工藝難度大。
發明內容
本發明是針對現有技術中，現有的半導體納米線MOSFET無法實現NMOS和PMOS分離結構，無法針對NMOS和PMOS分別進行柵極功函數調節和柵極電阻率調節，以及實現針對NMOS和PMOS分別進行源漏離子注入的工藝難度大等缺陷提供一種製備SOI上雙層隔離混合晶向後柵型反型模式SiNWFET的方法。
為了實現上述目的本發明提供一種製備雙層SOI混合晶向後柵型反型模式SiNWFET的方法，包括以下順序步驟
步驟I :在SOI頂層先後形成SiGe層、Si層和SiGe層和SOI矽片上的溝道區N型離子注入
步驟2 :對器件進行光刻工藝，刻蝕形成鰭形有源區，利用選擇性刻蝕技術去除鰭形有源區中的SiGe層，形成SiNWFET溝道的矽納米線；
步驟3 :在器件上沉積隔離介質層，採用化學機械研磨去除多餘的隔離介質材料；
步驟4 :對下層PMOS進行源漏區離子注入和退火，
步驟5 :在SiNWFET溝道的矽納米線上方的隔離介質層上進行光刻和選擇性刻蝕形成柵極溝槽，所述柵極溝槽中暴露出矽納米線；
步驟6 :對器件進行柵極氧化層工藝；再在柵極氧化層澱積柵極材料，採用化學機械研磨去除多餘的柵極材料，對器件進行金屬、半導體合金工藝處理形成下層SiNW反型模式PM0SFET 結構；
步驟7 :在器件上沉積下層PM0SFET的ILD層，在ILD層表面，Si鍵合片和下面已製備有(110)/〈110〉SiNW PM0SFET的支撐片低溫鍵合處理，使得ILD層上形成一(110)表面晶向Si層；
步驟8 :在上步驟形成的Si層上重複進行上述步驟I至6所述的步驟，形成上層SiNW反型模式NM0SFET結構，所述Si層選用P型離子進行溝道的離子摻雜；
步驟9 :通過後道金屬互連工藝引出下層PM0SFET和上層NM0SFET各埠。在本發明的一個優選實施例中，其中所述步驟I中包括在頂層矽表面外延一層表面晶向SiGe或Ge層，採用鍺氧化濃縮法對晶圓進行氧化處理形成SiGe層，去除SiGe層上的SiO2層露出SiGe層。在本發明的一個優選實施例中，其中所述去除鰭形有源區中的SiGe層採用次常壓化學汽相法，用60(T800°C的H2和HCl混合氣體進行選擇性刻蝕，其中HCl的分壓大於300 torrD在本發明的一個優選實施例中，其中所述SiNWFET溝道的矽納米線的截面形狀為圓形、橫向跑道型或縱向跑道型。在本發明的一個優選實施例中，其中所述柵極氧化層工藝採用爐管氧化、快速氧化或原子層澱積技術，在SiNW和襯底及源漏區域表面形成SiO2或者SiON (加上氮氣氣氛)或者高k介質層(如Hf02、Al203、ZrO2或者其混合物等),或者它們的混合層。在本發明的一個優選實施例中，其中所述柵極材料選用多晶矽、無定形矽、金屬氧化物或其組合物，所述金屬氧化物為鋁或鈦或鉭的金屬氧化物。
在本發明的一個優選實施例中，其中所述步驟8中個各步驟在低溫環境下進行。在本發明的一個優選實施例中，其中所述ILD層為SiO2層或微孔結構的含碳低k
二氧化矽層。通過本發明提供的方法形成下層PM0SFET和上層NM0SFET結構的雙層隔離混合晶向後柵型反型模式SiNWFET，所形成的雙層隔離半導體納米線MOSFET的第一半導體納米線MOSFET與第二半導體納米線MOSFET通過隔離介質層間隔，可以完全獨立的進行工藝調試，且器件集成度高。同時，本發明採用第一半導體納米線MOSFET為PM0SFET，第二半導體納米線MOSFET為NM0SFET的結構設計。本發明中PM0SFET採用(110)表面晶向矽層，NM0SFET採用(100)表面晶向矽層。在低溫剝離技術中，隨著氫氣的壓力增大，裂縫更傾向於沿(100)晶向生長，因此沿(100)晶向更容易進行矽層剝離，方便了層轉移工藝實現。
圖I (a)為本發明雙層隔離半導體納米線MOSFET的俯視結構示意圖。圖I (b)所示為圖I (a)沿X-X』方向的剖視結構示意圖。圖I (C)所示為圖I (a)沿Y-Y』方向的剖視結構示意圖。圖2為本發明雙層隔離半導體納米線MOSFET的立體結構示意圖。圖3為本發明雙層隔離半導體納米線MOSFET經過後續半導體製備工藝所形成的完整場效應電晶體的立體結構示意圖。圖4為本發明形成雙層SiGe層後的結構示意圖。圖5 (a)和圖5 (b)分別為本發明刻蝕去除鰭形Si有源區中的SiGe層後的沿X-X』方向和Y-Y』方向的剖視結構示意圖。圖6為本發明中SiNW截面示意圖。圖7 (a)和圖7 (b)分別為本發明中澱積隔離介質層並去除多餘隔離介材料後的沿χ-χ』方向和Y-Y』方向的剖視結構示意圖。圖8為本發明中針對下層PMOS進行源漏區離子注入工藝示意圖。圖9 (a)和圖9 (b)分別為本發明中形成柵極溝槽後下層矽納米線的沿X_X』方向和Y-Y』方向的剖視結構示意圖。圖10 (a)和圖10 (b)分別為本發明中化學機械研磨去多餘柵極材料後的沿X_X』方向和Y-Y』方向的剖視結構示意圖。圖11為本發明中澱積下層PM0SFET的ILD層後的沿X_X』方向和Y_Y』方向的剖視結構示意圖。圖12為本發明中Si鍵合片與製備有(110)/〈110〉SiNW PM0SFET支撐片低溫鍵合的工藝示意圖。圖13為本發明中低溫鍵合完成後的剖面結構示意圖。圖14 (a)和圖14 (b)分別為本發明中形成上層NM0SFET後的沿X_X』方向和Y_Y』方向的剖視結構示意圖。
具體實施例方式本發明提供一種雙層SOI混合晶向後柵型反型模式SiNWFET製備方法。即上下兩層MOSFET的溝道區是具有不同表面晶向的矽納米線。由於在低溫剝離技術中，隨著氫氣壓力的增加，裂縫更加傾向於沿著(100)晶向生長，因此沿(100)晶向更容易進行矽層剝離，故採用下層PM0SFET+上層NM0SFET模式，以方便層轉移工藝實現。理論上講，上下兩層的SiNWFET可以採用任何表面晶向的矽納米線，根據Yang M等人的研究成果，(100)/的電子遷移率最大，(110)/的空穴遷移率最大。因此，優選地，我們以(100)表面晶向的矽納米線作為NM0SFET的溝道材料，並且NM0SFET的溝道方向為〈110〉，以(110)表面晶向的矽納米線作為PM0SFET的溝道材料，並且PM0SFET的溝道方向為〈110〉。 為詳細說明本發明創造的技術內容、構造特徵、所達成目的及功效，下面將結合實施例並配合附圖予以詳細說明。採用頂層矽為(110)表面晶向矽層的SOI矽片，先進行頂層SiGe製備。在頂層矽表面外延一層(110)表面晶向的SiGe或者Ge層。利用鍺氧化濃縮法，在晶圓表面進行氧化處理，這時，Ge會向下濃縮到下面的Si層，使得Si層變為SiGe層，而上層為SiO2層，溼法去除表面的SiO2層，這樣就使頂層矽轉化為頂層鍺矽。再次，在頂層SiGe層上外延一層Si層和SiGe層，從而形成SiGe層、Si層和SiGe層的結構，結構如圖4所示。在製備雙層鍺矽層的過程中，可在外延Si層時進行N型離子摻雜，也可以在形成雙層鍺矽層後進行N型離子摻雜。對器件進行光學光刻或電子束光刻工藝，刻蝕形成鰭形有源區。利用選擇性刻蝕技術去除鰭形Si有源區中的SiGe層，例如採用60(T80(TC的H2和HCl混合氣體，利用次常壓化學氣相刻蝕法進行選擇性刻蝕，其中HCl的分壓大於300 Torr。Y_Y』方向的Si有源區之間的SiGe層全部去除乾淨為止，使得Χ-Χ』方向的SiGe層部分保留(該區域為源、漏區)，形成SiNWFET溝道的矽納米線，結構如圖5 (a)和(b)所示。熱氧化工藝對鰭形有源區及襯底和源漏區域表面進行氧化，控制氧化時間，然後溼法工藝去除鰭形有源區及襯底和源漏區域表面的SiO2，這時鰭形有源區沿Y-Y』方向的截面圖可能形成圓形、橫向跑道型或縱向跑道型，橫截面如圖6所示，從而形成後續作為SiNWFET溝道的矽納米線。如圖7 (a)和(b)所示結構，在器件上沉積隔離介質層(如SiO2),採用化學機械研磨(CMP)去除多餘的隔離介質材料。如圖8所示，對下層PMOS進行源漏區離子注入和退火工藝。在SiNWFET溝道的矽納米線上方的隔離介質層上進行光刻和選擇性刻蝕形成柵極溝槽，柵極溝槽中暴露出矽納米線，如圖9 Ca)和(b)矽納米線的剖面示意圖所示。如圖10 (a)和(b)所示，在對器件進行柵極氧化層工藝，如採用爐管氧化(FurnaceOxidation)、快速熱氧化(RTO)、原子層沉積(ALD)，在SiNW和襯底及源漏區域表面形成SiO2或者SiON (加上氮氣氣氛)或者高k介質層(如Hf02、A1203、ZrO2或者其混合物等)，或者它們的混合層。再在柵極氧化層上澱積柵極材料，可以為多晶矽、無定形矽、金屬化合物(優選為鋁或者鈦或鉭的金屬化合物)或者其組合。採用化學機械研磨去除多餘的柵極材料。對器件進行金屬、半導體合金工藝處理形成下層M0SFET，為(110)/〈110〉SiNW反型模式PMOSFET結構。如圖11所示，在器件上沉積下層PMOSFET的ILD層，可以為Si02層，為了減少上下器件層之間的電容偶合效應，也可以為具有微孔結構的含碳低k 二氧化矽層。其中，為了保證層轉移質量，必須保證下層ILD在CMP之後足夠小的表面粗糙度，優選地，可以採用FACMP(Fixed Abrasive CMP),使得表面粗糖度小於10nm。如圖12所示，在ILD層表面，Si鍵合片和下面已製備有(110)/〈110〉SiNWPMOSFET的支撐片低溫鍵合處理，使得ILD層上形成一(100)表面晶向Si層，該工藝具體過程見申請號為201210090253. 3的中國專利，低溫鍵合處理完成後的結構如圖13所示。在形成的Si層上再次進行之前從形成SiGe層至金屬、半導體合金工藝處理的過程，從而形成成上層SiNW反型模式NM0SFET結構。其中與之前步驟不同之處在於Si層選用P型離子進行溝道的離子摻雜。此外，由於下層PMOSFET已製備完成，為了不影響下層器件和金屬、半導體合金的性能，後續上層NM0SFET製備過程中必須採用低溫方法，一般要求< 400°C。在採用低溫外延技術和鍺氧化濃縮法，使得原來的矽層轉化為鍺矽層。再低溫外延一層Si層和SiGe層，為了儘量減少後續的熱預算，在外延Si層時直接進行溝道P型離子摻雜，這樣不需要後續再進行溝道離子注入工藝，形成結構如圖14 (a)和(b)所示。形成上層反型模式NM0SFET結構後，通過後道金屬互連工藝引出下層PMOSFET和上層NM0SFET各埠。請參閱圖I (a)、圖I (b)、圖I (C)，圖I (a)所示為本發明方法形成的雙層隔離半導體納米線MOSFET的俯視結構示意圖。圖I (b)所示為圖I (a)沿X-X』方向的剖視結構示意圖。圖I (c)所示為圖I (a)沿Y-Y』方向的剖視結構示意圖。所述雙層隔離半導體納米線MOSFET I包括半導體襯底10，第一半導體納米線MOSFET 11，第二半導體納米線MOSFET 12，設置在所述第一半導體納米線MOSFET 11與所述第二半導體納米線M0SFET12之間的隔離介質層13，設置在所述第一半導體納米線MOSFET 11與所述半導體襯底10之間的埋氧層14，設置在所述第一半導體納米線MOSFET 11的第一源極區110、第一漏極區111和第一柵極區112之間的第一絕緣介質層113，設置在所述第二半導體納米線MOSFET 12的第二源極區120、第二漏極區121和第二柵極區122之間的第二絕緣介質層123，設置在介於所述隔離介質層13與所述埋氧層14之間並位於所述第一半導體納米線MOSFET 11 一側且與所述第一源極區110、第一漏極區111以及第一柵極區112相連的第三絕緣介質層114，與所述第三絕緣介質層114呈面向設置並與所述第二源極區120、第二漏極區121以及第二柵極區122連接的第四絕緣介質層124，以及分別設置在所述隔離介質層13與所述第一源極區110、第一漏極區111和第一柵極區112之間的第一導電層115和分別設置在第二源極區120、第二漏極區121和第二柵極區122之異於所述隔離介質層13 —側的第二導電層 125。結合參閱圖I (a)、圖I (b)和圖I (C)，圖2所示為本發明雙層隔離半導體納米線MOSFET I的立體結構示意圖。第一半導體納米線MOSFET 11進一步包括橫向貫穿於所述第一柵極區112並設置在所述第一源極區110與所述第一漏極區111之間的第一半導體納米線116，以及環包設置在所述第一半導體納米線116外側並介於所述第一半導體納米線116與所述第一柵極區112之間的第一柵氧化層117。、
本發明雙層隔離半導體納米線MOSFET I的第二半導體納米線MOSFET 12進一步包括橫向貫穿於所述第二柵極區122並設置在所述第二源極區120與所述第二漏極區121之間的第二半導體納米線126，以及環包設置在所述第二半導體納米線126外側並介於所述第二半導體納米線126與所述第二柵極區122之間的第二柵氧化層127。所述第一半導體納米線116與所述第二半導體納米線126在空間上疊置，並具有圓形、橫向跑道形或者縱向跑道型的截面結構。第 一源極區110、第一漏極區111的垂直於所述第一半導體納米線116的寬度大於第一半導體納米線116的直徑，所述第二源極區120、第二漏極區121的垂直於第二半導體納米線126的寬度大於第二半導體納米線126的直徑，所以本發明雙層隔離半導體納米線MOSFET I俯視時呈中間細兩端寬大的鰭形。由於第一半導體納米線MOSFET 11為PM0SFET，第二半導體納米線MOSFET 12為NM0SFET，而本發明中PMOSFET採用(110)表面晶向矽層，NM0SFET採用(100)表面晶向矽層。由於在低溫剝離技術中，隨著氫氣壓力的增加，裂縫更加傾向於沿著(100)晶向生長，因此沿(100)晶向更容易進行矽層剝離，故下層PMOSFET+上層NM0SFET模式可以方便層轉移工藝實現。在第一源極區110、第一漏極區111和第一柵極區112之間設置第一絕緣介質層113以避免第一源極區110、第一漏極區111和第一柵極區112之間的相互幹擾。在第二源極區120、第二漏極區121和第二柵極區122之間設置第二絕緣介質層123以避免第二源極區120、第二漏極區121和第二柵極區122之間的相互幹擾。在第一半導體納米線MOSFET11與半導體襯底10之間設置埋氧層14，將所述第一半導體納米線MOSFET 11與所述半導體襯底10隔離，有效的減少漏電流，從而提高器件性能。圖3所示為經過後續半導體製備工藝所形成的完整場效應電晶體的立體結構示意圖。第一半導體納米線MOSFET 11可以通過第四絕緣介質層124將電極從第一導電層115引出，以分別形成第一源極118a、第一漏極118b和第一柵極119。所述第二半導體納米線MOSFET 12可以通過位於第二源極區120、第二漏極區121和第二柵極區122上的第二導電層125將電極引出，以分別形成第二源極128a、第二漏極128b和第二柵極129。綜上所述，本發明雙層隔離半導體納米線MOSFET的第一半導體納米線MOSFET與第二半導體納米線MOSFET通過隔離介質層間隔，可以完全獨立的進行工藝調試，且器件集成度高。同時，本發明採用第一半導體納米線MOSFET為PM0SFET，第二半導體納米線MOSFET為NM0SFET的結構設計可以方便層轉移工藝實現，並適用於前沿納米器件技術領域。以上對本發明的具體實施例進行了詳細描述，但其只是作為範例，本發明並不限制於以上描述的具體實施例。對於本領域技術人員而言，任何對本發明進行的等同修改和替代也都在本發明的範疇之中。因此，在不脫離本發明的精神和範圍下所作的均等變換和修改，都應涵蓋在本發明的範圍內。
權利要求
1.一種製備雙層SOI混合晶向後柵型反型模式SiNWFET的方法，其特徵在於，包括以下順序步驟 步驟I :在SOI頂層先後形成SiGe層、Si層和SiGe層和SOI矽片上的溝道區N型離子注入 步驟2 :對器件進行光刻工藝，刻蝕形成鰭形有源區，去除鰭形有源區中的SiGe層，形成SiNWFET溝道的矽納米線； 步驟3 :在器件上沉積隔離介質層； 步驟4 :對下層PMOS進行源漏區離子注入和退火， 步驟5 :在SiNWFET溝道的矽納米線上方的隔離介質層上進行光刻和選擇性刻蝕形成柵極溝槽，所述柵極溝槽中暴露出矽納米線； 步驟6 :在對器件進行柵極氧化層工藝，在SiNW和襯底及源漏區域表面形成SiO2或SiON或者高k介質層或其混合層；再在柵極氧化層澱積柵極材料，對器件進行金屬、半導體合金工藝處理形成下層SiNW反型模式PM0SFET結構； 步驟7 :在器件上沉積下層PM0SFET的ILD層，在ILD層表面，Si鍵合片和下面已製備有(110)/〈110〉SiNW PM0SFET的支撐片低溫鍵合處理，使得ILD層上形成一(100)表面晶向Si層； 步驟8 :在上步驟形成的Si層上重複進行上述步驟I至6所述的步驟，形成上層SiNW反型模式NM0SFET結構，所述Si層選用P型離子進行溝道的離子摻雜； 步驟9 :通過後道金屬互連工藝引出下層PM0SFET和上層NM0SFET各埠。
2.根據權利要求I所述的方法，其特徵在於，所述步驟I中包括在頂層矽表面外延一層(110)表面晶向SiGe或Ge層，採用鍺氧化濃縮法對晶圓進行氧化處理形成SiGe層，去除SiGe層上的SiO2層露出SiGe層。
3.根據權利要求I所述的方法，其特徵在於，所述去除鰭形有源區中的SiGe層採用次常壓化學汽相法，用60(T800°C的H2和HCl混合氣體進行選擇性刻蝕，其中HCl的分壓大於300 torrD
4.根據權利要求I所述的方法，其特徵在於，所述SiNWFET溝道的矽納米線的截面形狀為圓形、橫向跑道型或縱向跑道型。
5.根據權利要求I所述的方法，其特徵在於，所述柵極氧化層工藝採用爐管氧化、快速氧化或原子層澱積技術。
6.根據權利要求5所述的方法，其特徵在於，所述高k介質層為Hf02、A1203、ZrO2或其混合物材質。
7.根據權利要求I所述的方法，其特徵在於，所述柵極材料選用多晶矽、無定形矽、金屬氧化物或其組合物，所述金屬氧化物為鋁或鈦或鉭的金屬氧化物。
8.根據權利要求I所述的方法，其特徵在於，所述步驟8中個各步驟在低溫環境下進行。
9.根據權利要求I所述的方法，其特徵在於，所述ILD層為SiO2層或微孔結構的含碳低k 二氧化矽層。
全文摘要
本發明提供一種製備雙層SOI混合晶向後柵型反型模式SiNWFET的方法。本發明中PMOSFET採用(110)表面晶向矽層，NMOSFET採用(100)表面晶向矽層。在低溫剝離技術中，隨著氫氣的壓力增大，裂縫更傾向於沿(100)晶向生長，因此沿(100)晶向更容易進行矽層剝離，方便了層轉移工藝實現。
文檔編號H01L21/8238GK102709245SQ201210136020
公開日2012年10月3日 申請日期2012年5月4日 優先權日2012年5月4日
發明者黃曉櫓 申請人:上海華力微電子有限公司