一種金屬層間電容的製造方法
2023-06-13 10:28:51 1
專利名稱：一種金屬層間電容的製造方法
技術領域：
本發明涉及半導體集成電路領域，特別涉及一種金屬層間電容的製造方法。
背景技術：
隨著製造工藝的進步，集成電路已普遍採用了銅互連工藝。在數模混合/射頻CMOS集成電路中，電容是必不可少的器件，目前銅互連工藝中，主要採用了金屬-絕緣體 _ 金屬(Metal—Insulator一Metal, MIM)和金屬一氧化物一金屬(Metal—Oxide一 Metal, Μ0Μ)這兩種電容結構。
其中MIM電容是一種平板電容，由兩層金屬分別作為上下電極，中間為絕緣介質層，其中金屬是製作工藝易與金屬互連工藝相兼容的銅、鋁等，絕緣介質則是氮化矽、氧化矽等高介電常數(k)的電介質材料。其主要特點包括需要額外2步光刻等工藝步驟；其單位面積電容值一般為f2fF/um2，相應的絕緣介質的厚度約為3(T60nm ;其電容只能布一層 (一般在頂層金屬和次頂層金屬之間)，電容區下方可以布金屬線；相應根據平板電容公式， Ctotal=C單位面積(平面)*L*L (L為電容區邊長)。在實際應用中，L可以達到100微米以上。
MOM電容基於金屬連線間的寄生電容，由同層平行金屬線及中間介質構成豎直方向上的平板電容，中間介質即為標準工藝的金屬層間膜，可以是二氧化矽或低介電常數材料。其主要特點包括無需額外光刻步驟來製作；其單位面積(豎直方向上)電容很小，只有約O. 2^0. 3fF/um2 ；Μ0Μ電容可以布在多層，但電容區下方不可以布線；相應根據平板電容公式，Ctotal=C單位面積(豎直)*L*H*L/ (2d) *N (L為電容區邊長，H為金屬線高度，d為金屬間距，N為電容層數)。在集成電路工藝中，H約等於2d，故Ctotal=C單位面積(豎直) *L*L*N。由於標準工藝的金屬層間膜多為二氧化矽或其他低介電常數絕緣介質，使得MOM 電容的單位面積(豎直)電容值較MM電容差許多倍，通常只有MM單位面積(平面)電容值的1/6，因此，佔用同樣面積的MOM電容需要6層金屬才能達到和MIM同樣的電容值。發明內容
本發明的主要目的在於克服現有技術的缺陷，為達成上述目的，本發明提供一種高性能的金屬層間電容的製造方法，步驟包括
沉積層間介質層；
採用銅互連工藝在所述層間介質層中形成電容區，所述電容區包括相互平行的銅互連線，及所述銅互連線之間的層間介質；
刻蝕所述電容區中銅互連線間的層間介質；
沉積一層高介電常數介質；
在所述高介電常數介質之間填充金屬銅。
優選的，刻蝕 去除所述電容區內的層間介質的步驟包括在所述電容區之外塗覆光刻膠層；刻蝕所述電容區內的層間介質；以及去除所述光刻膠層。
優選的，在所述高介電常數介質之間填充金屬銅的步驟後，通過化學機械研磨去除多餘的金屬銅及高介電常數介質。
優選的，所述電容區中銅互連線間距為IOOnm至250nm，銅互連線厚度為200nm至 500nm。
優選的，刻蝕的所述電容區內的層間介質厚度大於等於所述銅互連線的厚度。
優選的，所述高介電常數介質為氮化娃，澱積的所述氮化娃厚度為30nm至60nm。
優選的，所述層間介質為低介電常數介質。
優選的，所述低介電常數介質為碳攙雜氧化矽或氟摻雜氧化矽。
優選的，填充金屬銅的步驟包括，沉積擴散阻擋層、銅籽晶層及電鍍銅。
本發明的優點在於，採用高介電常數介質作為金屬層間電容結構的金屬層間膜， 不但提供了比MM電容大的電容面積並實現多層結構，而且提供了比普通MOM電容高的電容密度，從而實現了在相同面積上更高的電容值。
圖廣圖3所示為本發明的金屬層間電容製造方法的各步驟結構剖面示意圖。
具體實施方式
為使本發明的內容更加清楚易懂，以下結合說明書附圖，對本發明的內容作進一步說明。當然本發明並不局限於該具體實施例，本領域內的技術人員所熟知的一般替換也涵蓋在本發明的保護範圍內。
下面將參照圖f 3描述根據本發明的金屬層間電容製造方法的一較佳實施例。
請參照圖1左側示意圖，首先沉積層間介質層，按標準工藝完成銅互連以形成電容區3，銅互連工藝包括光刻採用刻蝕工藝在層間介質層形成通孔，在通孔中澱積擴散阻擋層和銅籽晶層，電鍍金屬銅，研磨去除表面多餘金屬銅等步驟，其為本領域技術人員所熟知，在此不作贅述。如圖1所示，電容區3包括平行的銅互連線I及銅互連線之間的層間介質2,其中銅互連線I相互平行,其間距可為IOOnm至250nm,厚度可為200nm至500nm,層間介質2為低介電常數介質，如碳攙雜氧化矽，氟摻雜氧化矽等。接著，刻蝕電容區3內銅互連線I之間的層間介質2。較佳的，為了防止刻蝕到電容區3外的其他部分，刻蝕電容區3內銅互連線I之間的層間介質2的步驟包括利用掩膜板在電容區3之外塗覆光刻膠層，將電容區3以外的區域用光刻膠保護住；之後通過幹法刻蝕，將無光刻膠掩蔽的電容區3內的銅互連線I之間的層間介質刻蝕，如圖1右側視圖所示為刻蝕層間介質後的銅互連結構剖面圖，低介電常 數的層間介質2刻蝕的深度大於等於銅互連線I的厚度；然後再去除光刻膠， 從而完成對層間介質2的刻蝕。接著，澱積一層高介電常數介質4，高介電常數介質4例如為氮化娃，澱積方法例如是等離子體增強型化學氣相沉積，澱積厚度例如為30nm至60nm。 之後，如圖3所示，再按照常規的大馬士革工藝流程，在該層高介電常數介質4之間填充金屬銅5。具體工藝步驟包括沉積銅阻擋層，銅籽晶層以及電鍍銅，這些工藝步驟均為本領域技術人員所熟知，在此不作贅述。由此，實現了金屬銅5在銅互連線I間的填充。最後用研磨工藝將表面多餘的金屬銅5及高介電常數介質4去除。此時，電容區3中包括平行的金屬銅5，平行的銅互連線I以及金屬銅5和互連線I之間的高介電常數介質4，且金屬銅5與銅互連線I形成插指結構，從而形成了金屬層間電容。也即是說，平行的金屬銅5和銅互連線I分別作為金屬層間電容的上下電極，金屬銅5和銅互連線I中間的高介電常數介質 4則作為金屬層間電容的金屬層間膜。由於金屬層間電容採用了高介電常數介質4作為金屬層間膜，大幅提升了單位面積(豎直)電容值。
由上述本發明較佳實施例可知，本發明的金屬層間電容的製造方法與傳統的MIM 電容製造方法相比，減少了一道光刻步驟，但在同樣面積上可實現更大的電容值(約50%)， 且可布局在多層互連中。而與傳統MOM電容製造方法相比，本發明雖然需增加一次光刻步驟，但在相同面積上的電容值可大10倍，且同樣可實現多層結構。因此，與現有銅互連金屬層間電容相比，本發明所形成的金屬層間電容可在相同面積上實現更大的電容值，從而能更好地滿足產品的需求。
雖然本發明已以較佳實施例揭示如上，然所述諸多實施例僅為了便於說明而舉例而已，並非用以限定本發明，本領域的技術人員在不脫離本發明 精神和範圍的前提下可作若干的更動與潤飾，本發明所主張的保護範圍應以權利要求書所述為準。
權利要求
1.一種金屬層間電容的製造方法，其特徵在於，包括沉積層間介質層；採用銅互連工藝在所述層間介質層中形成電容區，所述電容區包括相互平行的銅互連線，及所述銅互連線之間的層間介質；刻蝕所述電容區中銅互連線間的層間介質；沉積一層高介電常數介質；在所述高介電常數介質之間填充金屬銅。
2.根據權利要求1所述的金屬層間電容的製造方法，其特徵在於，刻蝕去除所述電容區內的層間介質的步驟包括在所述電容區之外塗覆光刻膠層；刻蝕所述電容區內的層間介質；以及去除所述光刻膠層。
3.根據權利要求1所述的金屬層間電容的製造方法，其特徵在於，在所述高介電常數介質之間填充金屬銅的步驟後，通過化學機械研磨去除多餘的金屬銅及高介電常數介質。
4.根據權利要求1所述的金屬層間電容的製造方法，其特徵在於，所述電容區中銅互連線間距為IOOnm至250nm,銅互連線厚度為200nm至500nm。
5.根據權利要求1所述的金屬層間電容的製造方法，其特徵在於，刻蝕的所述電容區內的層間介質厚度大於等於所述銅互連線的厚度。
6.根據權利要求1所述的金屬層間電容的製造方法，其特徵在於，所述高介電常數介質為氮化娃，澱積的所述氮化娃厚度為30nm至60nm。
7.根據權利要求1所述的金屬層間電容的製造方法，其特徵在於，所述層間介質為低介電常數介質。
8.根據權利要求7所述的金屬層間電容的製造方法，其特徵在於，所述低介電常數介質為碳攙雜氧化矽或氟摻雜氧化矽。
9.根據權利要求1所述的金屬層間電容的製造方法，其特徵在於，填充金屬銅的步驟包括，沉積擴散阻擋層、銅籽晶層及電鍍銅。
全文摘要
本發明公開了一種金屬層間電容的製造方法，包括沉積層間介質層；採用銅互連工藝在層間介質層中形成電容區，電容區包括相互平行的銅互連線及銅互連線之間的層間介質；刻蝕電容區中銅互連線間的層間介質；沉積一層高介電常數介質；在所述高介電常數介質之間填充金屬銅。本發明採用高介電常數介質作為金屬層間膜，不但提供了比MIM電容大的電容面積並實現多層結構，而且提供了比普通MOM電容高的電容密度，從而實現了在相同面積上更高的電容值。
文檔編號H01L21/768GK103066015SQ20121054560
公開日2013年4月24日 申請日期2012年12月14日 優先權日2012年12月14日
發明者李銘 申請人:上海集成電路研發中心有限公司