一種半導體器件及其製造方法
2023-06-13 04:58:26 2
一種半導體器件及其製造方法
【專利摘要】本發明提供一種半導體器件及其製造方法，涉及半導體【技術領域】。本發明實施例提供的半導體器件的製造方法，將鍺矽層的形成工藝分成兩次來實現，即先形成第一鍺矽層，然後在第一鍺矽層中形成第二鍺矽層，克服了通過一次沉積工藝形成鍺矽層造成的鍺矽堆疊不理想問題，使鍺矽層更接近PMOS的溝道區域，保證了鍺矽層的壓應力增強效果，提高了PMOS的性能，進而提高了整個半導體器件的性能。本發明實施例提供的半導體器件，鍺矽層包括位於外側的第一鍺矽層和位於第一鍺矽層內部的第二鍺矽層兩部分，克服了現有技術中鍺矽堆疊不理想的問題，使鍺矽層更接近PMOS的溝道區域，保證了鍺矽層的壓應力增強效果，提高了PMOS的性能，進而提高了整個半導體器件的性能。
【專利說明】一種半導體器件及其製造方法
【技術領域】
[0001]本發明涉及半導體【技術領域】，具體而言涉及一種半導體器件及其製造方法。
【背景技術】
[0002]在半導體【技術領域】中，隨著納米加工技術的迅速發展，電晶體的特徵尺寸已進入納米級。通過等比例縮小的方法來提高當前主流的矽CMOS器件的性能這一方式，受到越來越多的物理及工藝的限制。為了提高CMOS器件中NMOS和PMOS電晶體的性能，應力技術(stress engineering)越來越受到業界的關注。
[0003]應力影響半導體中的載流子的遷移率。一般而言，矽中電子的遷移率隨著沿著電子遷移方向的拉應力的增加而增加，並且隨著壓應力的增加而減少。相反，矽中帶正電的空穴的遷移率隨著空穴移動方向的壓應力的增加而增加，並且隨著拉應力的增加而減小。因此，可以通過在溝道中引入適當的壓應力和拉應力能分別提高PMOS的空穴遷移率和NMOS的電子遷移率。
[0004]在現有技術中，一般通過外延鍺矽(SiGe)源漏引入溝道壓應力(即鍺矽技術)，利用源漏和溝道的晶格常數失配控制應變大小，進而改善空穴遷移率，來提高PMOS的性能。對於應用錯娃技術的半導體器件而目，錯娃堆置(stack)的質量直接關係著施加在PMOS的溝道區域的壓應力的大小，進而直接影響到PMOS的器件性能。
[0005]在現有技術中，在應用鍺矽技術的半導體器件的製程中，一般通過如下步驟來形成鍺矽層:首先，在PMOS的柵極兩側的半導體襯底上刻蝕出凹槽(如U型或Sigma型等);然後，在凹槽內一次性完成鍺矽的沉積以形成鍺矽層(一般採用外延生長法)。即，現有技術通過一次沉積工藝完成整個鍺矽層的形成。由於鍺矽在凹槽內在不同方向上的生長速率(指形成的速率)並不一致，因此，現有技術中的前述形成鍺矽層的技術方案形成的鍺矽層往往並不理想(鍺矽堆疊質量不理想)，比如，形成的鍺矽層一般離PMOS的溝道區域比較遠，導致鍺矽層對壓應力的增強作用受到影響，進而導致PMOS的性能不理想，因而造成整個半導體器件的性能不理想。
[0006]隨著產業應用中對半導體器件的性能要求越來越高，現有技術中的鍺矽技術存在的上述問題也越來越凸顯。因此，需要提出一種新的半導體器件及其製造方法，滿足PMOS對壓應力的要求，提高半導體器件的性能。
【發明內容】
[0007]針對現有技術的不足，本發明提供了一種半導體器件及其製造方法。
[0008]一方面，本發明提供一種半導體器件的製造方法，該方法包括如下步驟:
[0009]步驟SlOl:提供形成有PMOS的柵極結構的半導體襯底；
[0010]步驟S102:在所述PMOS的柵極結構的兩側形成柵極第一側壁；
[0011]步驟S103:以所述柵極第一側壁為掩膜對所述半導體襯底進行刻蝕，在所述PMOS的柵極結構的兩側形成第一凹槽；[0012]步驟S104:在所述第一凹槽內形成第一鍺矽層；
[0013]步驟S105:在所述柵極第一側壁的兩側形成柵極第二側壁；
[0014]步驟S106:以所述柵極第二側壁為掩膜對所述第一鍺矽層進行刻蝕，在所述第一鍺矽層內形成第二凹槽；
[0015]步驟S107:在所述第二凹槽內形成第二鍺矽層。
[0016]其中，所述步驟S103包括:
[0017]以所述柵極第一側壁為掩膜對所述半導體襯底進行幹法刻蝕，形成初步的第一凹槽；
[0018]以所述柵極第一側壁為掩膜對所述半導體襯底進行溼法刻蝕，通過所述溼法刻蝕改變所述初步的第一凹槽的形狀，形成第一凹槽。
[0019]其中，在所述步驟S104中，所述形成第一鍺矽層的方法為外延生長工藝。
[0020]進一步的，所述外延生長工藝為低壓化學氣相沉積、等離子體增強化學氣相沉積、超高真空化學氣相沉積、快速熱化學氣相沉積和分子束外延中的一種。
[0021]其中，所述步驟S106包括:
[0022]以所述柵極第二側壁為掩膜對所述半導體襯底進行幹法刻蝕，形成初步的第二凹槽；
[0023]以所述柵極第二側壁為掩膜對所述半導體襯底進行溼法刻蝕，通過所述溼法刻蝕改變所述初步的第二凹槽的形狀，形成第二凹槽。
[0024]其中，在所述步驟S107中，所述形成第二鍺矽層的方法為外延生長工藝。
[0025]進一步的，所述外延生長工藝為低壓化學氣相沉積、等離子體增強化學氣相沉積、超高真空化學氣相沉積、快速熱化學氣相沉積和分子束外延中的一種。
[0026]其中，所述第一凹槽的形狀為Sigma型，和/或，所述第二凹槽的形狀為Sigma型。
[0027]其中，所述第一凹槽的深度為6(T80nm，和/或，所述第二凹槽的深度為4(T70nm。
[0028]其中，所述第一鍺矽層中鍺的濃度為5%~20%，和/或，所述第二鍺矽層中鍺的濃度為 I5%~60%。
[0029]進一步的，在所述步驟S104和步驟S105之間還包括:對所述PMOS進行LDD處理的步驟。
[0030]另一方面，本發明提供一種半導體器件，所述半導體器件包括半導體襯底和位於其上的PM0S，其中，所述PMOS的柵極結構兩側的半導體襯底上形成有第一凹槽，所述第一凹槽內形成有第一鍺矽層；所述第一鍺矽層內形成有第二凹槽，所述第二凹槽內形成有第
二鍺矽層。
[0031 ] 進一步的，所述第一凹槽的形狀為Sigma型，和/或，所述第二凹槽的形狀為Sigma型。
[0032]其中，所述第一凹槽的深度為6(T80nm型，和/或，所述第二凹槽的深度為40~70nmo
[0033]其中，所述第一鍺矽層中鍺的濃度為5%~20%，和/或，所述第二鍺矽層中鍺的濃度為 I5%~60%。
[0034]其中，所述半導體器件還包括位於所述PMOS的柵極結構兩側的柵極第一側壁，所述柵極第一側壁的外側與所述半導體襯底的表面交界的位置，與所述第一凹槽與所述半導體襯底的表面交界的位置重合。
[0035]進一步的，所述半導體器件還包括位於所述柵極第一側壁外側的柵極第二側壁，所述柵極第二側壁的外側與所述半導體襯底的表面交界的位置，與所述第二凹槽與所述半導體襯底的表面交界的位置重合。
[0036]其中，所述半導體器件還包括位於所述PMOS的柵極結構兩側的半導體襯底上的LDD 區。
[0037]本發明實施例提供的半導體器件的製造方法，通過將鍺矽層的形成工藝分成兩次來實現，先形成第一鍺矽層，然後在第一鍺矽層中形成第二鍺矽層，克服了現有技術中通過一次沉積工藝形成鍺矽層造成鍺矽堆疊質量不理想的問題，使鍺矽層更接近PMOS的溝道區域，保證了鍺矽層的壓應力增強效果，提高了 PMOS的性能，進而提高了整個半導體器件的性能。本發明實施例提供的半導體器件，鍺矽層包括位於外側的第一鍺矽層和位於第一鍺矽層內部的第二鍺矽層兩部分，這一鍺矽層的特殊結構克服了現有技術中鍺矽堆疊不理想的問題，使鍺矽層更接近PMOS的溝道區域，因此保證了鍺矽層的壓應力增強效果，提高了 PMOS的性能，進而提高了整個半導體器件的性能。
【專利附圖】
【附圖說明】
[0038]本發明的下列附圖在此作為本發明的一部分用於理解本發明。附圖中示出了本發明的實施例及其描述，用來解釋本發明的原理。
[0039]附圖中:
[0040]圖1A-圖1E為本發明實施例的一種半導體器件的製造方法的各步驟完成後形成的結構的剖面圖；
[0041]其中，圖1E為本發明實施例的一種半導體器件的典型結構的剖面圖。
[0042]圖2為本發明實施例提出的一種半導體器件的製造方法的流程圖。
【具體實施方式】
[0043]在下文的描述中，給出了大量具體的細節以便提供對本發明更為徹底的理解。然而，對於本領域技術人員而言顯而易見的是，本發明可以無需一個或多個這些細節而得以實施。在其他的例子中，為了避免與本發明發生混淆，對於本領域公知的一些技術特徵未進行描述。
[0044]應當理解的是，本發明能夠以不同形式實施，而不應當解釋為局限於這裡提出的實施例。相反地，提供這些實施例將使公開徹底和完全，並且將本發明的範圍完全地傳遞給本領域技術人員。在附圖中，為了清楚，層和區的尺寸以及相對尺寸可能被誇大。自始至終相同附圖標記表示相同的元件。
[0045]應當明白，當元件或層被稱為「在...上」、「與...相鄰」、「連接到」或「耦合到」其它元件或層時，其可以直接地在其它元件或層上、與之相鄰、連接或耦合到其它元件或層，或者可以存在居間的元件或層。相反，當元件被稱為「直接在...上」、「與...直接相鄰」、「直接連接到」或「直接耦合到」其它元件或層時，則不存在居間的元件或層。應當明白，儘管可使用術語第一、第二、第三等描述各種元件、部件、區、層和/或部分，這些元件、部件、區、層和/或部分不應當被這些術語限制。這些術語僅僅用來區分一個元件、部件、區、層或部分與另一個元件、部件、區、層或部分。因此，在不脫離本發明教導之下，下面討論的第一元件、部件、區、層或部分可表示為第二元件、部件、區、層或部分。
[0046]空間關係術語例如「在...下」、「在...下面」、「下面的」、「在...之下」、「在...之
上」、「上面的」等，在這裡可為了方便描述而被使用從而描述圖中所示的一個元件或特徵與其它元件或特徵的關係。應當明白，除了圖中所示的取向以外，空間關係術語意圖還包括使用和操作中的器件的不同取向。例如，如果附圖中的器件翻轉，然後，描述為「在其它元件下面」或「在其之下」或「在其下」元件或特徵將取向為在其它元件或特徵「上」。因此，示例性術語「在...下面」和「在...下」可包括上和下兩個取向。器件可以另外地取向(旋轉90度或其它取向)並且在此使用的空間描述語相應地被解釋。
[0047]在此使用的術語的目的僅在於描述具體實施例並且不作為本發明的限制。在此使用時，單數形式的「一」、「一個」和「所述/該」也意圖包括複數形式，除非上下文清楚指出另外的方式。還應明白朮語「組成」和/或「包括」，當在該規格書中使用時，確定所述特徵、整數、步驟、操作、元件和/或部件的存在，但不排除一個或更多其它的特徵、整數、步驟、操作、元件、部件和/或組的存在或添加。在此使用時，術語「和/或」包括相關所列項目的任何及所有組合。
[0048]這裡參考作為本發明的理想實施例(和中間結構)的示意圖的橫截面圖來描述發明的實施例。這樣，可以預期由於例如製造技術和/或容差導致的從所示形狀的變化。因此，本發明的實施例不應當局限於在此所示的區的特定形狀，而是包括由於例如製造導致的形狀偏差。例如，顯示為矩形的注入區在其邊緣通常具有圓的或彎曲特徵和/或注入濃度梯度，而不是從注入區到非注入區的二元改變。同樣，通過注入形成的埋藏區可導致該埋藏區和注入進行時所經過的表面之間的區中的一些注入。因此，圖中顯示的區實質上是示意性的，它們的形狀並不意圖顯示器件的區的實際形狀且並不意圖限定本發明的範圍。
[0049]除非另外定義，在此使用的所有術語(包括技術和科學術語)具有與本發明領域的普通技術人員所通常理解的相同的含義。還將理解，諸如普通使用的字典中所定義的術語應當理解為具有與它們在相關領域和/或本規格書的環境中的含義一致的含義，而不能在理想的或過度正式的意義上解釋，除非這裡明示地這樣定義。
[0050]為了徹底理解本發明，將在下列的描述中提出詳細的步驟以及詳細的結構，以便闡釋本發明提出的半導體器件及其製造方法。本發明的較佳實施例詳細描述如下，然而除了這些詳細描述外，本發明還可以具有其他實施方式。
[0051]實施例1
[0052]本發明實施例提供一種半導體器件的製造方法。下面，參照圖1A-1E和圖2來描述本發明提出的半導體器件的製造方法的一個示例性方法的詳細步驟。其中，圖1A-圖1E為本發明實施例的一種半導體器件的製造方法的各步驟完成後形成的結構的剖面圖；圖2為本發明實施例提出的一種半導體器件的製造方法的流程圖。
[0053]本發明實施例提供的半導體器件的製造方法，具體包括如下步驟:
[0054]步驟1、提供一半導體襯底100，所述半導體襯底上形成有PMOS的柵極結構101，如圖1A所示。
[0055]其中，該PMOS的柵極結構101可以為普通柵極，也可以為金屬柵極，還可以為用於形成金屬柵極的偽柵極，此處不作限定。[0056]本發明實施例中，各示意圖(圖1A至圖1E)僅示出了半導體器件的一部分，該部分包括兩個PMOS ;在本發明實施例的半導體器件中，還可以包括NMOS、STI等器件，因與本發明實施例的發明點無關，故不作限定和闡述。
[0057]作為示例，在本實施例中，所述半導體襯底100選用單晶矽材料構成。在所述半導體襯底中形成有隔離結構，所述隔離結構為淺溝槽隔離(STI)結構或者局部氧化矽(LOCOS)隔離結構，所述隔離結構將半導體襯底分為NMOS區和PMOS區。所述半導體襯底中還形成有各種阱(well)結構，為了簡化，圖示中予以省略。上述形成阱(well)結構、隔離結構、柵極結構的工藝步驟已經為本領域技術人員所熟習，在此不再詳細加以描述。
[0058]步驟2、在半導體襯底100上的PMOS的柵極結構101的兩側形成柵極第一側壁102，形成後的圖形如圖1A所示。
[0059]示例性的，形成柵極第一側壁102的方法可以為:在半導體襯底100上形成一層氮化矽薄膜，對所述氮化矽薄膜位於PMOS區的部分進行幹法刻蝕，以形成所述柵極第一側壁102。
[0060]步驟3、刻蝕半導體襯底100以在PMOS的柵極結構101的兩側形成第一凹槽103，如圖1B所示。
[0061]其中，第一凹槽103的形狀，可以為U型，可以為Sigma型，也可以為其他合適的形狀，在此不作限定。
[0062]形成第一凹槽103的方法為:利用柵極第一側壁102為掩膜，對半導體襯底100進行刻蝕，在PMOS的柵極結構101的兩側分別形成第一凹槽103。其中，所採用的刻蝕方法可以為幹法刻蝕，可以為溼法刻蝕，也可以為幹法刻蝕加溼法刻蝕等，在此亦不進行限定。
[0063]優選的，所述第一`凹槽103為Sigma型，這一形狀可以使後續形成的鍺矽層更容易接近PMOS的溝道區域，因而可以更好地發揮鍺矽的增強對溝道的壓應力的作用，提高PMOS的器件性能。進一步優選的，當第一凹槽103的形狀為Sigma型時，第一凹槽103的深度為60~80nm。
[0064]優選的，在本發明實施例中，形成第一凹槽103的方法為:首先，以所述柵極第一側壁102為掩膜對所述半導體襯底100進行幹法刻蝕，形成初步的第一凹槽(比如碗狀的凹槽)；然後，繼續以所述柵極第一側壁102為掩膜，對所述半導體襯底100進行溼法刻蝕，通過溼法刻蝕改變所述初步的第一凹槽的形狀，形成最終的第一凹槽103(比如Sigma型)。經過前述步驟形成的第一凹槽的圖形，如圖1B所示。進一步的，在本發明實施例中，在前述溼法刻蝕之後、並且在後續形成鍺矽層(第一鍺矽層)的步驟之前，還可以包括對半導體襯底進行預清洗的步驟，以減少雜質對鍺矽形成工藝的影響。
[0065]步驟4、在第一凹槽103內形成第一鍺矽層104，形成的圖形如圖1C所示。
[0066]具體地，形成第一鍺矽層104的方法，可以採用外延生長工藝。所述外延生長工藝可以採用低壓化學氣相沉積(LPCVD)、等離子體增強化學氣相沉積(PECVD)、超高真空化學氣相沉積(UHVCVD)、快速熱化學氣相沉積(RTCVD)和分子束外延(MBE)中的一種。
[0067]其中，優選的，在步驟4中，應通過控制工藝條件使得第一鍺矽層104中鍺(Ge)的濃度為5%~20%。此時，鍺矽可以發揮更好的壓應力增強效果。
[0068]步驟5、對所述PMOS進行LDD處理。
[0069]具體地，利用所述PMOS的柵極第一側壁102作為掩膜，對所述PMOS進行LDD處理。進行LDD處理的目的在於，降低器件的短溝道效應。並且，本步驟的LDD處理在形成第一鍺矽層之後，相對於現有技術中在形成鍺矽層之前進行LDD處理，可以避免LDD區在鍺矽工藝中形成凹槽(本發明實施例為第一凹槽)時被破壞，因而可以更好地發揮LDD區的降低短溝道效應的作用。
[0070]本領域的技術人員可以理解，當器件的短溝道效應對器件的性能影響不明顯時，本步驟可以省略。
[0071]步驟6、在半導體襯底100上的PMOS的柵極結構101的兩側(具體的，在柵極第一側壁102的兩側)形成柵極的第二側壁105，形成後的圖形如圖1C所示。
[0072]示例性的，形成柵極第二側壁105的方法可以為:在半導體襯底100上形成一層氮化矽薄膜，對所述氮化矽薄膜位於PMOS區的部分進行幹法刻蝕，以形成所述柵極第二側壁105。
[0073]步驟7、刻蝕第一鍺矽層104以在第一鍺矽層104內形成第二凹槽106，如圖1D所
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[0074]由於第二凹槽106形成在第一鍺矽層104內，因此，第一鍺矽層104的外圍部分被予以保留，保留的第一鍺矽層104』如圖1B所示。顯然，第二凹槽106小於第一凹槽103，且位於第一凹槽103的內部。
[0075]其中，第二凹槽106的形狀，可以為U型，可以為Sigma型，也可以為其他合適的形狀，在此不作限定。
[0076]優選的，第二凹槽106的形狀與第一凹槽103的形狀相一致。更優選的，第二凹槽106與第一凹槽103均為Sigma`型。這一形狀可以使最終形成的鍺矽層更容易接近PMOS的溝道區域，因而可以更好地發揮鍺矽的增強溝道的壓應力的作用，提高PMOS的器件性能。優選的，當第二凹槽106的形狀為Sigma型時，第二凹槽106的深度為4(T70nm。
[0077]具體地，形成第二凹槽106的方法可以為:利用柵極第二側壁105為掩膜，對第一鍺矽層104進行刻蝕，在第一鍺矽層104內形成第二凹槽106。其中，所採用的刻蝕方法可以為幹法刻蝕，可以為溼法刻蝕，也可以為幹法刻蝕加溼法刻蝕等，在此亦不進行限定。
[0078]優選的，在本發明實施例中，形成第二凹槽106的方法為:首先，以所述柵極第二側壁105為掩膜對所述第一鍺矽層104進行幹法刻蝕，形成初步的第二凹槽(比如碗狀的凹槽)；然後，繼續以所述柵極第二側壁105為掩膜，對所述第一鍺矽層104進行溼法刻蝕，通過溼法刻蝕改變所述初步的第二凹槽(比如碗狀的凹槽)的形狀，形成第二凹槽106 (比如Sigma型的凹槽)。經過前述步驟形成的第二凹槽106的圖形,如圖1D所示。進一步的,在本發明實施例中，在前述溼法刻蝕之後、並且在後續形成鍺矽層(第二鍺矽層)的步驟之前，還可以包括對半導體襯底進行預清洗的步驟，以減少雜質對鍺矽形成工藝的影響。
[0079]步驟8、在第二凹槽106內形成第二鍺矽層107，形成的圖形如圖1E所示。
[0080]具體地，形成第二鍺矽層107的方法，可以採用外延生長工藝。所述外延生長工藝可以採用低壓化學氣相沉積(LPCVD)、等離子體增強化學氣相沉積(PECVD)、超高真空化學氣相沉積(UHVCVD)、快速熱化學氣相沉積(RTCVD)和分子束外延(MBE)中的一種。
[0081]其中，優選的，在步驟8中，應通過控制工藝條件使得第二鍺矽層107中鍺(Ge)的濃度為15%飛0%。此種情況下，可以發揮更好的壓應力增強效果。尤其當第二鍺矽層107中Ge的這一濃度與第一鍺矽層104中鍺(Ge)的濃度為5%~20%的情況相配合時，最終的鍺矽層(包括第二鍺矽層107和保留的第一鍺矽層104』)可以發揮更好的壓應力增強效果，有利於提升PMOS的性能。
[0082]至此，完成了本發明實施例的示例性的半導體器件的製造方法的介紹。本領域的技術人員可以理解，本發明實施例的方法並不以此為限；並且，雖然本發明實施例對與發明點無關的半導體器件製程中的其他步驟，比如形成接觸孔的步驟等，並未進行描述，但這並不代表本發明實施例不包括這些步驟，而是由於這些工藝步驟與傳統的半導體器件加工工藝完全相同而不再贅述。
[0083]本發明實施例的半導體器件的製造方法，通過將鍺矽層的形成工藝分成兩次來實現，先形成第一鍺矽層，然後在第一鍺矽層中形成第二鍺矽層，克服了現有技術中通過一次沉積工藝形成鍺矽層造成鍺矽堆疊質量不理想的問題，使鍺矽層(包括第二鍺矽層107和保留的第一鍺矽層104』)更接近PMOS的溝道區域，因此保證了鍺矽層的壓應力增強效果，提高了 PMOS的性能，進而提高了整個半導體器件的性能。
[0084]參照圖2，其中示出了本發明提出的半導體器件的製造方法中的一種典型方法的流程圖，用於簡要示出整個製造工藝的流程。該方法具體包括:
[0085]步驟SlOl:提供形成有PMOS的柵極結構的半導體襯底；
[0086]步驟S102:在所述PMOS的柵極結構的兩側形成柵極第一側壁；
[0087]步驟S103:以所述柵極第一側壁為掩膜對所述半導體襯底進行刻蝕，在所述PMOS的柵極結構的兩側形成第一凹槽；
[0088]步驟S104:在所述第一凹槽內形成第一鍺矽層；
[0089]步驟S105:在所述柵極第一側壁的兩側形成柵極第二側壁；
[0090]步驟S106:以所述柵極第二側壁為掩膜對所述第一鍺矽層進行刻蝕，在所述第一鍺矽層內形成第二凹槽；
[0091]步驟S107:在所述第二凹槽內形成第二鍺矽層。
[0092]實施例2
[0093]本發明實施例提供一種半導體器件，可以採用實施例1的方法製造。具體結構如下:
[0094]如圖1E所述，本發明實施例的半導體器件，包括半導體襯底100和位於其上的PM0S，其中，所述PMOS的柵極結構101兩側的半導體襯底上形成有第一凹槽103，所述第一凹槽103內形成有第一鍺矽層104』 ；所述第一鍺矽層104』內形成有第二凹槽107，所述第二凹槽107內形成有第二鍺矽層108。
[0095]其中，第一凹槽103的形狀，可以為U型，可以為Sigma型，也可以為其他合適的形狀，在此不作限定。優選的，所述第一凹槽的形狀為Sigma型。
[0096]其中，第二凹槽106的形狀，可以為U型，可以為Sigma型，也可以為其他合適的形狀，在此不作限定。優選的，所述第二凹槽的形狀為Sigma型。由於第二凹槽106形成在第一鍺矽層104』內，而第一鍺矽層104』形成在第一凹槽103內，顯然地，第二凹槽106位於第一凹槽103內且小於第一凹槽103。
[0097]優選的，第二凹槽106的形狀與第一凹槽103的形狀相一致。更優選的，第二凹槽106與第一凹槽103均為Sigma型。這一形狀可以使鍺矽層(第一鍺矽層104』和第二鍺矽層108)更接近PMOS的溝道區域，因而可以更好地發揮鍺矽的增強溝道的壓應力的作用，提高PMOS的器件性能。
[0098]優選的，所述第一凹槽103的深度為6(T80nm，和/或，所述第二凹槽106的深度為4(T70nm。當第一凹槽103的深度為6(T80nm，且第二凹槽106的深度為4(T70nm的情況
下，可以發揮更好的壓應力增強效果。
[0099]優選的，所述第一鍺矽層中鍺的濃度為5%~20%，和/或，所述第二鍺矽層中鍺的濃度為15%飛0%。此種情況下，可以發揮更好的壓應力增強效果。
[0100]在本發明實施例中，所述半導體器件還包括位於所述PMOS的柵極結構101兩側的柵極第一側壁102，柵極第一側壁102的外側與所述半導體襯底100的表面交界的位置，與所述第一凹槽103與所述半導體襯底100的表面交界的位置重合。這一結構，可以便於使用柵極第一側壁102作為掩膜刻蝕形成第一凹槽103。 [0101]進一步的，所述半導體器件還包括位於所述柵極第一側壁102的外側的柵極第二側壁105,所述柵極第二側壁105的外側與所述半導體襯底100的表面交界的位置,與所述第二凹槽106與所述半導體襯底100的表面交界的位置重合。這一結構，可以便於使用柵極第二側壁105作為掩膜刻蝕形成第二凹槽106。
[0102]進一步的，本發明實施例的半導體器件還包括位於所述PMOS的柵極結構101兩側的半導體襯底100上的LDD區，以減小器件的短溝道效應。
[0103]關於本發明實施例的半導體器件的具體結構及相關部件(膜層)的作用，可以參見實施例1，此處不再贅述。
[0104]本發明實施例提供的半導體器件，其鍺矽層包括位於外側的第一鍺矽層和位於第一鍺矽層內部的第二鍺矽層兩部分，這一特殊結構克服了現有技術中使用單層的鍺矽層導致鍺矽堆疊不理想的問題，使鍺矽層更接近PMOS的溝道區域，因此保證了鍺矽層的壓應力增強效果，提高了 PMOS的性能，進而提高了整個半導體器件的性能。
[0105]本發明已經通過上述實施例進行了說明，但應當理解的是，上述實施例只是用於舉例和說明的目的，而非意在將本發明限制於所描述的實施例範圍內。此外本領域技術人員可以理解的是，本發明並不局限於上述實施例，根據本發明的教導還可以做出更多種的變型和修改，這些變型和修改均落在本發明所要求保護的範圍以內。本發明的保護範圍由附屬的權利要求書及其等效範圍所界定。
【權利要求】
1.一種半導體器件的製造方法，其特徵在於，所述方法包括: 步驟SlOl:提供形成有PMOS的柵極結構的半導體襯底； 步驟S102:在所述PMOS的柵極結構的兩側形成柵極第一側壁； 步驟S103:以所述柵極第一側壁為掩膜對所述半導體襯底進行刻蝕，在所述PMOS的柵極結構的兩側形成第一凹槽； 步驟S104:在所述第一凹槽內形成第一鍺矽層； 步驟S105:在所述柵極第一側壁的兩側形成柵極第二側壁； 步驟S106:以所述柵極第二側壁為掩膜對所述第一鍺矽層進行刻蝕，在所述第一鍺矽層內形成第二凹槽； 步驟S107:在所述第二凹槽內形成第二鍺矽層。
2.如權利要求1所述的半導體器件的製造方法，其特徵在於，所述步驟S103包括: 以所述柵極第一側壁為掩膜對所述半導體襯底進行幹法刻蝕，形成初步的第一凹槽； 以所述柵極第一側壁為掩膜對所述半導體襯底進行溼法刻蝕，通過所述溼法刻蝕改變所述初步的第一凹槽的形狀，形成第一凹槽。
3.如權利要求1所述的半導體器件的製造方法，其特徵在於，在所述步驟S104中，所述形成第一鍺娃層的方法為外延生長工藝。
4.如權利要求3所述的半導體器件的製造方法，其特徵在於，所述外延生長工藝為低壓化學氣相沉積、等離子體增 強化學氣相沉積、超高真空化學氣相沉積、快速熱化學氣相沉積和分子束外延中的一種。
5.如權利要求1所述的半導體器件的製造方法，其特徵在於，所述步驟S106包括: 以所述柵極第二側壁為掩膜對所述半導體襯底進行幹法刻蝕，形成初步的第二凹槽； 以所述柵極第二側壁為掩膜對所述半導體襯底進行溼法刻蝕，通過所述溼法刻蝕改變所述初步的第二凹槽的形狀，形成第二凹槽。
6.如權利要求1所述的半導體器件的製造方法，其特徵在於，在所述步驟S107中，所述形成第二鍺矽層的方法為外延生長工藝。
7.如權利要求6所述的半導體器件的製造方法，其特徵在於，所述外延生長工藝為低壓化學氣相沉積、等離子體增強化學氣相沉積、超高真空化學氣相沉積、快速熱化學氣相沉積和分子束外延中的一種。
8.如權利要求1所述的半導體器件的製造方法，其特徵在於，所述第一凹槽的形狀為Sigma型，和/或，所述第二凹槽的形狀為Sigma型。
9.如權利要求1所述的半導體器件的製造方法，其特徵在於，所述第一凹槽的深度為6(T80nm，和/或，所述第二凹槽的深度為4(T70nm。
10.如權利要求1所述的半導體器件的製造方法，其特徵在於，所述第一鍺矽層中鍺的濃度為5%~20%，和/或，所述第二鍺矽層中鍺的濃度為15%飛0%。
11.如權利要求f10任一項所述的半導體器件的製造方法，其特徵在於，在所述步驟S104和步驟S105之間還包括:對所述PMOS進行LDD處理的步驟。
12.—種半導體器件，包括半導體襯底和位於其上的PM0S，其特徵在於，所述PMOS的柵極結構兩側的半導體襯底上形成有第一凹槽，所述第一凹槽內形成有第一鍺矽層；所述第一鍺矽層內形成有第二凹槽，所述第二凹槽內形成有第二鍺矽層。
13.如權利要求12所述的半導體器件，其特徵在於，所述第一凹槽的形狀為Sigma型，和/或，所述第二凹槽的形狀為Sigma型。
14.如權利要求12所述的半導體器件，其特徵在於，所述第一凹槽的深度為6(T80nm型，和/或，所述第二凹槽的深度為4(T70nm。
15.如權利要求12所述的半導體器件，其特徵在於，所述第一鍺矽層中鍺的濃度為5%~20%，和/或，所述第二鍺矽層中鍺的濃度為15%飛0%。
16.如權利要求12所述的半導體器件，其特徵在於，所述半導體器件還包括位於所述PMOS的柵極結構兩側的柵極第一側壁，所述柵極第一側壁的外側與所述半導體襯底的表面交界的位置，與所述第一凹槽與所述半導體襯底的表面交界的位置重合。
17.如權利要求16所述的半導體器件，其特徵在於，所述半導體器件還包括位於所述柵極第一側壁外側的柵極第二側壁，所述柵極第二側壁的外側與所述半導體襯底的表面交界的位置，與所述第二凹槽與所述半導體襯底的表面交界的位置重合。
18.如權利要求12至17任一項所述的半導體器件，其特徵在於，所述半導體器件還包括位於所述PMOS的柵極結構兩側的半導體襯底上的LDD區。
【文檔編號】H01L29/08GK103779213SQ201210397928
【公開日】2014年5月7日 申請日期:2012年10月18日 優先權日:2012年10月18日
【發明者】劉佳磊, 焦明潔 申請人:中芯國際集成電路製造(上海)有限公司