存儲單元及其製造方法

2023-06-02 15:16:01 1

專利名稱：存儲單元及其製造方法
技術領域：
本發明是有關於一種半導體元件及其製造方法，且特別是有關於 一種存儲單元及其製造方法。
背景技術：
隨著集成電路技術的發展，為強化元件速度與功能，必須持續不 斷地提升元件的集成度。以存儲器為例，信息電子產品(如計算機、行動電話、數位相機或個人數字助理(Personal Digital Assistant, PDA))需要處理、儲存的數據日益增加，在這些信息電子產品中所需的存儲 器容量也就愈來愈大。對於這種尺寸變小而存儲器容量卻需要增加的 情形，如何製造尺寸縮小、高集成度，又能兼顧其質量的存儲器元件 是產業的一致目標。典型的電可擦除可編程只讀存儲器是以摻雜的多晶矽製作浮置 柵極(Floating Gate)與控制柵極(Control Gate)。當存儲器進行程 序化(Program)時，注入浮置柵極的電子會均勻分布於整個多晶矽 浮置柵極層之中。然而，當存儲單元逐步微縮之後，浮置柵極與控制 柵極之間的電容面積縮小，驅動電流的大小往往不足以進行程序化、 擦除或讀取操作。雖然業界提出了雙柵極或三柵極結構的存儲單元來克服上述問 題，以提高其電性表現，但是這種結構的存儲單元，造價高且製造流 程複雜而產量(throughput)低。再者，在三柵極結構的存儲單元當 中，由於在轉角處會產生漏電的情況，特別是在高電場的操作下，漏 電的情形會更嚴重，導致存儲器的可靠度與穩定度下降，降低工藝的 良率。發明內容有鑑於此，本發明的主要目的在於提供一種存儲單元，其具有位 於鰭狀結構上的一摻雜區/摻雜頂蓋層，用以解決在存儲單元的操作 過程中產生漏電流的問題。本發明提供一種存儲單元的製造方法，可降低具有鰭狀結構的每 一存儲單元的階梯高度，並且增加存儲單元的集成度。本發明的目的還在於提出一種存儲單元，設置於一襯底上，此襯 底中具有多個隔離結構，且隔離結構於該襯底中定義出至少一鰭狀結 構，該鰭狀結構的上表面高於該多個隔離結構的上表面。此存儲單元 包括 一摻雜區、 一柵極、 一電荷陷入結構與一源極/漏極區。摻雜 區位於鰭狀結構的一頂部且接近鰭狀結構的頂部的一表面，其中摻雜 區具有一第一導電型。柵極設置於襯底上，橫跨鰭狀結構。電荷陷入結構設置於柵極與鰭狀結構之間。源極/漏極區設置於柵極所裸露的 鰭狀結構中，其中源極/漏極區具有一第二導電型且第一導電型與第 二導電型不同。依照本發明的較佳實施例所述的存儲單元，其中摻雜區的厚度最多為100埃。依照本發明的較佳實施例所述的存儲單元，其中摻雜區的摻雜濃度為5xl0'8至5xl019/cm3。依照本發明的較佳實施例所述的存儲單元，其中電荷陷入結構包 括一電荷陷入層，且電荷陷入層的材質包括氮化矽、氧化鋁或其它高 介電常數材料。此外，電荷陷入結構包括一隧穿介電層，設置於電荷 陷入層與鰭狀結構之間。又，隧穿介電層包括一能隙工程隧穿結構 (bandgap engineered tunneling structure)。再者，能隙工程隧穿結構 為底氧化矽層/中間的氮化矽層/頂氧化矽層(ONO)結構。電荷陷入 結構包括介於電荷陷入層與柵極之間的一阻擋介電層。本發吸又提出一種存儲單元，設置於一襯底上，襯底中具有多個 隔離結構，隔離結構於襯底中定義出至少一鰭狀結構，鰭狀結構的上表面高於隔離結構的上表面。此存儲單元包括 一柵極、 一電荷陷入結構、 一摻雜頂蓋區以及一源極/漏極區。柵極設置於襯底上，橫跨鰭狀結構。電荷陷入結構設置於柵極與鰭狀結構之間。摻雜頂蓋層設 置於鰭狀結構頂部與電荷陷入結構之間，其中摻雜頂蓋層具有--第一 導電型。源極/漏極區設置於柵極所裸露的鰭狀結構中，其中源極/漏 極區具有一第二導電型且第一導電型與第二導電型不同。依照本發明的較佳實施例所述的存儲單元，其中摻雜頂蓋層的厚 度最多為200埃。依照本發明的較佳實施例所述的存儲單元，其中摻雜頂蓋層的摻雜濃度為5xl0"至5xl019/cm3。依照本發明的較佳實施例所述的存儲單元，其中摻雜頂蓋層有多 個摻雜質位於鰭狀結構與摻雜頂蓋層之間的一介面上。依照本發明的較佳實施例所述的存儲單元，其中電荷陷入結構包 括一電荷陷入層，且電荷陷入層的材質包括氮化矽、氧化鋁或其它高 介電常數材料。另外，電荷陷入結構包括一隧穿介電層，設置於電荷 陷入層與鰭狀結構之間。此外，隧穿介電層包括一能隙工程隧穿結構。 又能隙工程隧穿結構為底氧化矽層/中間的氮化矽層/頂氧化矽層 (ONO)結構。再者，電荷陷入結構包括介於電荷陷入層與柵極之間 的一阻擋介電層。本發明另提出一種存儲單元的製造方法，包括提供一襯底，於 襯底上進行一表面處理，以於襯底中接近襯底的一表面形成具有一第 一導電型的一摻雜區。之後，移除部份襯底以於襯底中定義出多個鰭 狀結構。於鰭狀結構之間形成多個隔離結構，且隔離結構的上表面低 於鰭狀結構的上表面。於襯底上方形成一柵極結構，且柵極結構橫跨 鰭狀結構，其中柵極結構包括橫跨鰭狀結構的-一柵極，以及位於鰭狀 結構與柵極間的一電荷陷入結構。於柵極結構所裸露出的鰭狀結構中 形成具有一第二導電型的一源極/漏極區，其中第一導電型與第二導 電型不同。依照本發明的較佳實施例所述的存儲單元的製造方法，其中電荷 陷入結構與鰭狀結構直接接觸。依照本發明的較佳實施例所述的存儲單元的製造方法，其中摻雜 區的厚度最多為100埃。依照本發明的較佳實施例所述的存儲單元的製造方法，其中摻雜區的摻雜濃度為5xl0'8至5xl019/Cm3。依照本發明的較佳實施例所述的存儲單元的製造方法，其中表面 處理包括一離子注入工藝。依照本發明的較佳實施例所述的存儲單元的製造方法，其中形成 柵極結構的步驟還包括於襯底上方形成一電荷陷入結構，之後，於 電荷陷入結構上，形成一導電層。接著，圖案化導電層與電荷陷入結 構，以形成橫跨鰭狀結構的柵極結構。此外，形成電荷陷入結構的方 法包括依序於襯底上形成一隧穿介電層、 一電荷陷入層與一阻擋介電 層。另外，隧穿介電層包括一能隙工程隧穿結構。又，能隙工程隧穿結構為氧化矽/氮化矽/氧化矽(ONO)結構。再者，電荷陷入層的材質包括氮化矽、氧化鋁或其它高介電常數材料。依照本發明的較佳實施例所述的存儲單元的製造方法，其中移除 部分襯底的方法包括幹法亥u蝕法。依照本發明的較佳實施例所述的存儲單元的製造方法，其中隔離結構的形成方法包括於襯底上形成一隔離材料層，填滿鰭狀結構之 間的間隙，之後，移除部分隔離材料層，使隔離材料層的上表面低於 鰭狀結構的上表面。依照本發明的較佳實施例所述的存儲單元的製造方法，其中底包括整體矽(bulk-Si)襯底或絕緣層上矽(SOI)襯底。依照本發明的較佳實施例所述的存儲單元的製造方法，其中移除部份襯底的步驟還包括於襯底上形成一圖案化掩膜層。之後調整 (trimming)圖案化掩膜層。接著，以圖案化掩膜層為掩膜，移除部 分襯底，繼之移除圖案化掩膜層。另外，圖案化掩膜層的材質包括氮 化矽。又，調整步驟包括將襯底浸置於熱磷酸。本發明再提出一種存儲單元的製造方法，包括提供一襯底。之 後，於襯底上進行一表面處理，以於襯底上形成具有第一導電型的多 個摻雜質的一摻雜多晶矽層。接著，移除部份摻雜多晶矽層與襯底以 於襯底中定義出多個鰭狀結構。之後於鰭狀結構之間形成多個隔離結 構，且隔離結構的上表面低於鰭狀結構的上表面。又，於襯底上方依序形成一電荷陷入結構與一導電層。接著，圖案化導電層、電荷陷入 結構以及摻雜多晶矽層，其中導電層轉換成橫跨該鰭狀結構的一柵 極，而摻雜多晶矽層則轉換成一摻雜頂蓋層。繼之，於柵極所裸露出 的鰭狀結構中形成具有一第二導電型的一源極/漏極區，其中第一導 電型與第二導電型不同。依照本發明的較佳實施例所述的存儲單元的製造方法，其中摻雜 多晶矽層的摻雜質位於鰭狀結構與摻雜多晶矽層之間的一介面。依照本發明的較佳實施例所述的存儲單元的製造方法，其中摻雜 多晶矽層的厚度最多為200埃。依照本發明的較佳實施例所述的存儲單元的製造方法，其中摻雜多晶矽層的摻雜濃度為5"018至5xl019/cm3。依照本發明的較佳實施例所述的存儲單元的製造方法，其中摻雜 多晶矽層的形成方法包括於襯底上方形成一多晶矽層。之後，進行一離子注入工藝，以於多晶矽層中注入摻雜質。接著，進行一熱工藝 以驅動摻雜質向鰭狀結構與摻雜多晶矽層之間的一介面移動D 依照本發明的較佳實施例所述的存儲單元的製造方法，其中摻雜多晶矽層的形成方法包括於襯底上方形成一多晶矽層，並且同時臨 場注入摻雜質於該多晶矽層中。之後進行一熱工藝以驅動摻雜質向鰭 狀結構與摻雜多晶矽層之間的一介面移動。依照本發明的較佳實施例所述的存儲單元的製造方法，其中形成 電荷陷入結構的方法包括依序於襯底上形成一隧穿介電層、 一電荷陷 入層與一阻擋介電層。此外，隧穿介電層包括一能隙工程隧穿結構。另外，能隙工程隧穿結構為氧化矽/氮化矽/氧化矽(ONO)結構。再者，電荷陷入層的材質包括氮化矽、氧化鋁或其它高介電常數材料。 依照本發明的較佳實施例所述的存儲單元的製造方法，其中移除部份襯底的步驟還包括於襯底上形成一圖案化掩膜層。之後，調整(trimming)圖案化掩膜層。接著，以圖案化掩膜層為掩膜，移除部 分襯底。繼之，移除圖案化掩膜層。其中圖案化掩膜層的材質包括氮 化矽。又，調整步驟包括將該襯底浸置於熱磷酸。依照本發明的較佳實施例所述的存儲單元的製造方法，其中移除部分襯底的方法包括幹法刻蝕法。依照本發明的較佳實施例所述的存儲單元的製造方法，其中隔離 結構的形成方法包括於襯底上形成一隔離材料層，填滿鰭狀結構之 間的間隙。之後，移除部分隔離材料層，使隔離材料層的上表面低於 鰭狀結構的上表面。依照本發明的較佳實施例所述的存儲單元的製造方法，其中襯底 包括整體矽(bulk-Si)襯底或絕緣層上矽(SOI)襯底。於本發明中，藉由進行一表面處理以於鰭狀結構上形成一摻雜區 或是一摻雜多晶矽頂蓋層，且具有導電型與源極/漏極區之間的溝道 區的導電型相互補，可以抑制鰭狀結構頂部轉角處的漏電流以改善存 儲單元在操作過程中的電性表現。本發明更利用調整步驟微縮圖案化 掩膜層，而於襯底中形成具有鰭狀結構的存儲單元。以簡單且成本花 費低的方法即可達成提高元件集成度的功效。為讓本發明的上述和其它目的、特徵和優點能更明顯易懂，下文 特舉較佳實施例，並配合所附圖式，作詳細說明如下。


圖1A至圖1G是繪示依照本發明一實施例的一種存儲單元的制 造流程剖面圖。圖1G-1繪示圖1G的存儲單元的三維立體圖。圖2A至圖2F是繪示依照本發明另一實施例的一種存儲單元的製造流程剖面圖。圖2F-1繪示圖2F的存儲單元的三維立體圖。圖3A是繪示圖1G-1沿著線i-r的剖面圖。 圖3B是繪示圖2F-1沿著線n-n'的剖面圖。主要元件符號說明
100、 200:襯底 100a、 200a:鰭狀結構102:表面處理104:摻雜區115、 115'、 215、 215':圖案化掩膜層120、 220:隔離結構130、 230:電荷陷入結構133、 233:隧穿介電層133a:底氧化矽層133b:氮化矽層133c:頂氧化矽層135、 235:電荷陷入層137、 237:阻擋介電層150、 250:柵極155、 255:柵極結構160、 260:源極/漏極區160a、 260a:第一摻雜區160b、 260b:第二摻雜區210:摻雜多晶矽層Al、 Bl:第一儲存區A2、 B2:第二儲存區A3、 B3:第三儲存區A4、 B4:第四儲存區具體實施方式
圖1A至圖1G是繪示本發明一實施例的一種存儲單元的製造流 程剖面圖。請參照圖1A，本發明提出一種存儲單元的製造方法，先提供襯 底100，襯底lOO例如是整體矽(bulk-Si)襯底或者是絕緣層上矽(SOI) 襯底。於襯底100上，進行一表面處理102，以在襯底100中形成一 摻雜區104，且摻雜區104接近襯底100的表面。值得注意的是，摻 雜區104的導電型是與後續形成的存儲單元的溝道區的導電型互補， 以抑制因為存儲單元操作時的邊角效應(corner edge effect)所造成的漏電流。亦即，當存儲單元具有n型的溝道區時，則摻雜區104為 p型導電型摻雜區，反之亦然。而位於襯底100中摻雜區104的厚度 則最多約為100埃。此外，摻雜區104的摻雜濃度約為5xlO's至 5xl019/cm3。再者，表面處理102包括一離子注入工藝。請參照圖1B，於襯底IOO上形成一圖案化掩膜層115，圖案化掩 膜層115材質例如是氮化矽，其形成方法例如是先以化學氣相沉積法 於材料層IIO上形成一整層的掩膜材料層(未繪示)，然後利用光刻 刻蝕工藝以形成之。接著，請參照圖1C，調整(trimming)圖案化掩膜層115以微縮 其尺寸。調整圖案化掩膜層115的方法例如是溼法刻蝕方法，例如， 將整個襯底IOO浸置於熱磷酸中一段時間，使圖案化掩膜層115微縮 至預定尺寸。在一實施例中，光刻刻蝕工藝之後所形成的圖案化掩膜 層U5例如是0.18^m，而調整後的圖案化掩膜層115'的尺寸例如是 微縮至0.05 um。之後，請參照圖1D，以圖案化掩膜層115'為掩膜，移除部分襯 底100，於襯底100中定義出多個鰭狀結構100a。移除部分襯底100 的方法例如是幹法刻蝕法，如反應性離子刻蝕法。繼而，請參照圖1E，移除圖案化掩膜層115'，於這些鰭狀結構 100a之間形成多個隔離結構120。在移除圖案化掩膜層115'之前，例 如是先以高密度等離子體化學氣相沉積法，於襯底IOO上形成一層隔 離材料層(未繪示)，填入鰭狀結構100a之間的間隙，隔離材料層 的材質例如是氧化矽等介電材料。然後，移除部分絕緣材料，裸露出 圖案化掩膜層115'，再利用溼法刻蝕法或幹法刻蝕法移除圖案化掩膜 層115'。接著，移除部分絕緣材料，而形成上表面低於鰭狀結構100a 的隔離結構120。而後，請參照圖1F，於襯底IOO上方形成電荷陷入結構130。電 荷陷入結構130由下而上包括一層隧穿介電層133、 一層電荷陷入層 135與一層阻擋介電層137。其中，隧穿介電層133的材質包括氧化 矽，其形成方法例如是化學氣相沉積法。請參照圖1F-1，隧穿介電層 133還可以是一種能隙工程隧穿結構(bandgap engineered tunnelingstructure),由下而上例如是由底氧化矽層133a/中間的氮化矽層133b/ 頂氧化矽層133c (ONO)所堆棧形成的結構，各層的形成方法可以 是化學氣相沉積法。電荷陷入層135的材質例如是氮化矽，其形成方 法例如是化學氣相沉積法。阻擋介電層137的材質例如是氧化矽，其 形成方法例如是化學氣相沉積法。當然，隧穿介電層133及阻擋介電 層137也可以是其它類似的材質。電荷陷入層135的材質並不限於氮 化矽，也可以是其它能夠使電荷陷入於其中的材質，例如氧化鋁、氧 化鉭、鈦酸鍶物或氧化鉿等高介電常數材料。繼之，請參照圖1G，於襯底100上形成一導電層150。之後，圖 案化導電層150與電荷陷入結構130以形成一柵極結構155 (請參照 圖1G-1)，且柵極結構橫跨鰭狀結構100a。導電層150的材質例如 是摻雜多晶矽。之後，於柵極結構155所裸露出的鰭狀結構100a中 形成源極/漏極區(請參照圖1G-1)，源極/漏極區可以是N型重摻雜 區或是P型摻雜區，其形成方法例如是離子注入法。上述實施例中，可以利用溼法刻蝕法調整圖案化掩膜層115，突 破光刻工藝的限制，以形成每一個鰭狀結構的尺寸小於光刻工藝中所 使用的光學機器的解析度，並且以簡單且低成本的方式形成鰭狀結構 的存儲單元，達到提高元件集成度的效果。另外，形成具有較小尺寸的鰭狀結構的方法，亦可以應用於圖案 化摻雜多晶矽層以形成尺寸小到突破光刻工藝限制的柵極的工藝中。 因此，在光刻工藝以形成柵極結構155的過程中，形成相似於如圖 1B中所示的圖案化掩膜層115的一圖案化掩膜層(未繪示)於摻雜 多晶矽層上，且如同圖1C中調整圖案化掩膜層115成為圖案化掩膜 層115，一般，調整位於摻雜多晶矽層上的圖案化掩膜層。之後，以調 整後的圖案化掩膜層為掩膜，圖案化摻雜多晶矽層成為柵極結構155。 因此，柵極結構155的尺寸小於光刻工藝中，光學機器的解析度，進 而提高元件的集成度。再者，每一源極/漏極區的導電型與位於每一 鰭狀結構頂部的摻雜區104a的導電型不同。因此，位於源極/漏極區 之間的溝道區的導電型與位於每一鰭狀結構頂部的摻雜區104a的導 電型不同。如此一來，可以有效的抑制位於存儲單元頂部轉角的漏電流。以下說明本發明提出的存儲單元的結構。圖1G-1繪示圖1G的 存儲單元的三維立體圖。請參照圖1G-1與圖1G，存儲單元設置於襯 底100上。襯底IOO可以是整體矽(bulk-Si)襯底，也可以是絕緣層 上矽(SOI)襯底。襯底100中具有多個隔離結構120，這些隔離結 構120於襯底100中共同定義出至少一鰭狀結構100a。鰭狀結構100a 的上表面高於這些隔離結構120的上表面。存儲單元由柵極150、電荷陷入結構130以及源極/漏極區160所 構成。柵極150設置於襯底100上，橫跨鰭狀結構100a。柵極150 的材質例如是摻雜多晶矽、金屬或金屬矽化物。電荷陷入結構130設置於柵極150與鰭狀結構100a之間。電荷 陷入結構130包括一層隧穿介電層133、 一層電荷陷入層135與一層 阻擋介電層137，由鰭狀結構100a向外，依序垂直地層疊。隧穿介電層133與阻擋介電層137的材質例如是氧化矽或其它類 似的介電材料。請參照圖1F-1，本圖是單獨地繪示電荷陷入結構130 的部分，並放大其中的隧穿介電層133。隧穿介電層133可以是一種 能隙工程隧穿結構，由下而上例如是氧化矽/氮化矽/氧化矽(ONO) 的堆棧結構。在一實施例中，ONO堆棧結構底部的底氧化矽層133a 厚度例如是小於等於20埃，或介於5 20埃之間，或者是介於10 20埃之間，也可以是小於等於15埃，或是介於10 15埃之間；中 間的氮化矽層133b厚度例如是小於等於20埃，或者是介於10 20 埃之間；頂部的頂氧化矽層133c厚度例如是小於等於20埃，如介於 10 20埃之間，或是介於15 20埃之間。電荷陷入層135的材質例 如是氮化矽或是其它能夠使電荷陷入於其中的材質，例如氧化鋁、氧 化鉭、鈦酸鍶物或氧化鉿等高介電常數材料。在一實施例中，隧穿介 電層133的底氧化矽層133a的厚度例如是15埃，氮化矽層133b的 厚度例如是20埃，頂氧化矽層133c的厚度例如是20埃，電荷陷入 層135的厚度例如是70埃，阻擋介電層137的厚度例如是90埃。源極/漏極區160分別設置於柵極結構155所裸露的鰭狀結構 100a中。源極/漏極區160可以是摻雜有硼或硼、BF2等P型摻質的P型摻雜區，或者也可以是摻雜有磷、砷等N型摻質的N型摻雜區。 此外，在鰭狀結構頂部接近鰭狀結構的表面處，存儲單元還包括一摻
雜區104 (請參照圖1G)，此摻雜區104的導電型與源極/漏極區160 (如圖1G-1)的導電型互補。在襯底100中此摻雜區104的厚度最 大約為100埃。此外，摻雜區104的摻雜濃度約為5xlO"至5xlO"/cm3。 由於摻雜區104的導電型與存儲單元操作時源極/漏極區160之間的 溝道區的導電型互補，因此可防止鰭狀結構100a轉角處產生漏電流。 同時，鰭狀結構的階梯高度降低，因此存儲單元的尺寸也隨之降低。
於本實施例中，表面處理是直接將摻雜質注入襯底IOO的表面。 然而，本發明並不受限於表面處理的施行方式。圖2A至圖2F是繪 示依照本發明另一實施例的一種存儲單元的製造流程剖面圖。請參照 圖2A，提供一襯底200，襯底200例如是整體矽(bulk-Si)襯底或者 是絕緣層上矽(SOI)襯底。於襯底200上，進行一表面處理。於此 實施例中，表面處理的施行方式是以在襯底200上形成一摻雜多晶矽 層210，之後進行一熱工藝以驅動摻雜多晶矽層210中的慘雜質向襯 底200與摻雜多晶矽層210之間的一介面移動。必需注意的是，摻雜 多晶矽層210的導電型是與後續形成的存儲單元的溝道區的導電型 互補，以抑制因為存儲單元操作時的邊角效應(corner edge effect) 所造成的漏電流。亦即，當存儲單元具有n型的溝道區時，則摻雜多 晶矽層210的導電型為p型，反之亦然。而形成摻雜多晶矽層210的 方法包括於襯底200上形成一多晶矽層(未繪示)，之後進行一離子 注入工藝以於多晶矽層中注入摻雜質。另一方面，形成摻雜多晶矽層 210的方法還可包括當於襯底200形成多晶矽層的同時，臨場注入摻 雜質。而摻雜多晶矽層210的厚度最多為200埃。此外，摻雜多晶矽 層210的摻雜濃度約為5xl0's至5xl019/cm3。
請參照圖2B，於摻雜多晶矽層210上形成一圖案化掩膜層215， 圖案化掩膜層215材質與其形成方法與圖1B中的圖案化掩膜層115 的材質與形成方法相似，因此不在此作贅述。請參照圖2C，調整圖 案化掩膜層215以微縮其尺寸成為圖案化掩膜層215'。調整圖案化掩 膜層215的方法與上述調整圖案化掩膜層115的方法相似，因此亦不在此作贅述。於一實施例中，光刻刻蝕工藝之後所形成的圖案化掩膜層215例如是0.18um,而調整後的圖案化掩膜層215，的尺寸例如是 微縮至0.05 u m。之後，請參照圖2D，以圖案化掩膜層215'為掩膜，移除部分摻 雜多晶矽層210與襯底200，於襯底200中定義出多個鰭狀結構200a。 移除部分摻雜多晶矽層210與襯底200的方法例如是幹法刻蝕法，如 反應性離子刻蝕法。繼而，請參照圖2E，移除圖案化掩膜層215'，於這些鰭狀結構 200a之間形成多個隔離結構220。在移除圖案化掩膜層215，之前，例 如是先以高密度等離子體化學氣相沉積法，於襯底200上形成一層隔 離材料層(未繪示)，填入鰭狀結構200a之間的間隙，隔離材料層 的材質例如是氧化矽等介電材料。然後，移除部分絕緣材料，裸露出 圖案化掩膜層215'，再利用溼法刻蝕法或幹法刻蝕法移除圖案化掩膜 層215'。接著，移除部分絕緣材料，而形成上表面低於鰭狀結構200a 的隔離結構220。而後，請參照圖2F，於襯底200上方形成電荷陷入結構230。電 荷陷入結構230由下而上包括一層隧穿介電層233、 一層電荷陷入層 235與一層阻擋介電層237。其中，隧穿介電層233的結構與材質以 及其形成方法與隧穿介電層133的結構、材質與形成方法相似，因此 不在此作贅述。而電荷陷入層235的材質與形成方法與前述的電荷陷 入層135的材質與形成方法相似，因此也不在此作贅述。另外，阻擋 介電層237的材質與其形成方法同樣的與上述的阻擋介電層137的材質與形成方法相似，亦不在此作贅述。仍請參照圖2F，於襯底200上方形成一導電層250。之後，圖案 化導電層250、電荷陷入結構230與摻雜多晶矽層210以形成一柵極 結構255 (請參照圖2F-1)，且柵極結構255橫跨鰭狀結構200a。導 電層250的材質例如是摻雜多晶矽。之後，於柵極結構255所裸露出 的鰭狀結構200a中形成源極/漏極區(請參照圖2F-1)，源極/漏極區 可以是N型重摻雜區或是P型摻雜區，其形成方法例如是離子注入 法。又，源極/漏極區的導電型與摻雜多晶矽層210的導電型不同。 因此，位於源極/漏極區之間的溝道區的導電型與摻雜多晶矽層210
的導電型不同。因為位於鰭狀結構200a與摻雜多晶矽層210之間介 面的摻雜質的導電型與溝道區的導電型不同，所以可以完全抑制存儲 單元的頂部轉角漏電流。
以下說明本發明提出的存儲單元的結構。圖2F-1繪示圖2F的存 儲單元的三維立體圖。請參照圖2F-1與圖2F，存儲單元設置於襯底 200上。襯底200可以是整體矽(bulk-Si)襯底，也可以是絕緣層上 矽(SOI)襯底。襯底200中具有多個隔離結構220，這些隔離結構 220於襯底200中共同定義出至少一鰭狀結構200a。鰭狀結構200a 的上表面高於這些隔離結構220的上表面。
存儲單元由柵極250、摻雜多晶矽頂蓋層210、電荷陷入結構230 以及源極/漏極區260所構成。柵極250設置於襯底200上，橫跨鰭 狀結構200a。柵極250的材質例如是摻雜多晶矽、金屬或金屬矽化物。
電荷陷入結構230設置於柵極250與鰭狀結構200a之間。電荷 陷入結構230包括一層隧穿介電層233、 一層電荷陷入層235與一層 阻擋介電層237，由鰭狀結構200a向外，依序垂直地層疊。
隧穿介電層233與阻擋介電層237的材質於隧穿介電層133以及 阻擋介電層137的材質相似，因此不在此作贅述。另外，隧穿介電層 233的結構與形成方法與隧穿介電層133的結構與形成方法相似，也 不在此作贅述。
摻雜多晶矽頂蓋層210介於鰭狀結構200a的頂部與電荷陷入結 構230之間，而摻雜多晶矽頂蓋層210的厚度最大約為200埃，且摻 雜多晶矽頂蓋層210的摻雜濃度約為5xl0's至5"019/cm3。源極/漏 極區260分別設置於柵極結構255所裸露的鰭狀結構200a中。源極/ 漏極區260可以是摻雜有硼或硼、BF2等P型摻質的P型摻雜區，或 者也可以是摻雜有磷、砷等N型摻質的N型摻雜區。值得注意的是， 摻雜多晶矽頂蓋層210的導電型與源極/漏極區260的導電型是為互 補。由於摻雜多晶矽頂蓋層的導電型與存儲單元操作時源極/漏極區 260之間的溝道區的導電型互補，因此可防止鰭狀結構200a轉角處產生漏電流。同時，鰭狀結構的階梯高度降低，因此存儲單元的尺寸也 隨之降低。
接著說明本發明提出圖1G-1所繪示的存儲單元的操作方法。圖
3A是繪示圖1G-1沿著線I-I，的剖面圖。圖3A與圖1G-1中相同的元 件以相同的標號來表示，並省略其說明。
請參照圖3A與圖1G-1，電荷陷入結構130分別以第一電荷陷入 結構130a與第二電荷陷入結構130b來表示，源極/漏極區160分別 以第一摻雜區160a與第二摻雜區160b來表示。其中，第一電荷陷入 結構130a包括鄰近第一摻雜區160a的第--儲存區Al與鄰近第二摻 雜區160b的第二儲存區A2;第二電荷陷入結構130b包括鄰近第一 摻雜區160a的第三儲存區A3與鄰近第二摻雜區160b的第四儲存區 A4。
在一實施例中，對存儲單元進行程序化操作時，於柵極150施加 足夠的電壓例如是16伏特左右；將第一摻雜區160a與第二摻雜區 160b浮置或接地，在柵極150與襯底100的鰭狀結構100a之間產生 足夠的壓差，使電荷寄存於電荷陷入結構130a、 130b中，以程序化 此存儲單元。此程序化操作的模式例如是FN隧穿效應。
進行擦除操作時，於柵極150施加電壓例如是-16伏特左右；將 第一摻雜區160a與第二摻雜區160b浮置或接地，在柵極150與襯底 100的鰭狀結構100a之間產生足夠的壓差，而使寄存於電荷陷入結構 130a、 130b中的電荷被擦除。其例如是將空穴注入或電子移除於電荷 陷入結構130a、 130b中，以擦除存儲單元。此擦除操作的模式可以 是F-N隧穿效應。
進行讀取操作時，於柵極150施加電壓Vg，於第一慘雜區160a 施加電壓Vs，於第二摻雜區160b施加電壓Vd，其中，電壓Vg大於 電壓Vd，電壓Vd大於電壓Vs，以讀取存儲單元。在一實施例中， 電壓Vg例如是約5伏特，電壓Vs例如是約O伏特，電壓Vd例如是 約1伏特。
根據本發明一實施例，操作存儲單元的操作方法中，第三電壓為 5伏特、第四電壓為0伏特，而第五電壓為1伏特。在另一實施例中，對存儲單元進行程序化操作時，於柵極150施加第一電壓，於第一摻雜區160a施加第二電壓，於第二摻雜區160b 施加第三電壓，其中，第一電壓大於第三電壓，第三電壓大於第二電 壓，而將電荷注入靠近第二摻雜區160b的第二儲存區A2與第四儲存 區A4。第一電壓例如是約IO伏特，第二電壓例如是約0伏特，第三 電壓例如是約5伏特。此程序化操作的模式例如是溝道熱電子注入 (Channel Hot Electron Injection)效應。進行擦除操作時，則於柵極150施加第四電壓，於第一摻雜區 160a施加第五電壓，於第二摻雜區160b施加第六電壓，其中，第六 電壓大於第五電壓，第五電壓大於第四電壓，以擦除第二儲存區A2 與第四儲存區A4的電荷。第四電壓例如是約-5伏特，第五電壓例如 是約0伏特，第六電壓例如是約5伏特。擦除操作的模式例如是價帶 導帶熱空穴隧穿(Band to Band Hot Hole tunneling)效應。至於讀取操作時，則例如是以逆向讀取的方式，施加與程序化方 向相反的逆向偏壓來讀取第二儲存區A2與第四儲存區A4的電荷儲 存狀態。在一實施例中，例如是在柵極150施加第七電壓，在第一摻 雜區160a施加第八電壓，在第二摻雜區160b施加第九電壓，其中第 七電壓大於第八電壓，第八電壓大於第九電壓，以讀取第二儲存區 A2與第四儲存區A4的電荷。第七電壓例如是約5伏特，第八電壓例 如是約1.6伏特，第九電壓例如是約0伏特。當然，在進行程序化操作時，更可以於柵極150施加第一電壓， 並且將上述原本施加於第一摻雜區160a的第二電壓改成施加於第二 摻雜區160b，而將上述原施加於第二摻雜區160b的第三電壓，改為 施加於第一摻雜區160a。其中，第一電壓大於第三電壓，第三電壓大 於第二電壓，將電荷注入靠近第一摻雜區160a的第一儲存區Al與第 三儲存區A3。第一電壓例如是約IO伏特，第二電壓例如是約0伏特， 第三電壓例如是約5伏特。程序化操作的模式例如是溝道熱電子注入 效應。擦除第一儲存區Al與第三儲存區A3中的電荷，則可以在柵極 150施加第四電壓，將上述的第六電壓改施加於第一摻雜區160a，將上述第五電壓改施加於第二摻雜區160b，其中，第六電壓大於第五 電壓，第五電壓大於第四電壓，以擦除第一儲存區Al與第三儲存區
A3的電荷。第四電壓例如是約-5伏特，第五電壓例如是約0伏特， 第六電壓例如是約5伏特。上述擦除操作的模式例如是價帶導帶熱空 穴隧穿效應。
讀取第一儲存區Al與第三儲存區A3的電荷儲存狀態，可以是 同樣利用逆向讀取的方式，於柵極150施加第七電壓，將上述的第九 電壓改施加於第一摻雜區160a，將上述第八電壓改施加於第二摻雜區 160b。其中，第七電壓大於第八電壓，第八電壓大於第九電壓，以讀 取第一儲存區Al與第三儲存區A3的電荷。第七電壓例如是約5伏 特，第八電壓例如是約1.6伏特，第九電壓例如是約O伏特。
換言之，上述存儲單元可以是一個存儲單元一位的方式來存取數 據(以FN隧穿來進行程序化與擦除操作)，或者也可以是一個存儲 單元二位的方式來存取數據(以溝道熱電子注入效應進行程序化，以 價帶導帶熱空穴隧穿效應進行擦除)，其端視元件的需求與設計而定。 另外，由於保護層上方未有電荷陷入結構的存在，電荷陷入結構是分 立於鰭狀結構兩側，更可以確保操作過程中，不會產生轉角處漏電流 的情形。
接著說明本發明提出圖2F-1所繪示的存儲單元的操作方法。圖 3B是繪示圖2F-1沿著線1I-II'的剖面圖。圖3B與圖2F-1中相同的元 件以相同的標號來表示，並省略其說明。圖1G中所繪示的存儲單元 與圖2F所繪示的存儲單元的不同之處在於抑制鰭狀結構的頂部轉角 漏電流的方法。在圖1G-1所繪示的存儲單元中，位於鰭狀結構頂部， 且具有與源極/漏極間的溝道區的導電型不同導電型的摻雜區104可
以防止存儲單元的鰭狀結構頂部的轉角漏電流。圖2F-1所繪示的存 儲單元中，摻雜多晶矽頂蓋層210具有與與源極/漏極間的溝道區的 導電型不同導電型的摻雜質，且摻雜質位於摻雜多晶矽頂蓋層210與 鰭狀結構200a之間的介面，因此可以成功的解決發生在鰭狀結構的 轉角處的漏電流問題。即使圖1G-1中存儲單元的配置與圖2F-1中存 儲單元的配置有些許不同，解決發生於鰭狀結構的轉角處的漏電流問題的概念是相同的。因此，於圖2F-1中所繪示的存儲單元的操作與 圖1G-1中所繪示的存儲單元的操作相同，亦無須在此作贅述。
綜上所述，本發明提出的存儲單元，利用調整步驟縮小圖案化掩 膜層，不但克服了光刻工藝的限制，也可以精確地掌控後續鰭狀結構 的尺寸以與門極的尺寸，有助於提高元件的集成度，同時也避免短溝 道效應的影響。且此方法簡單而便於控制，製作成本花費低。
再者，藉由進行一表面處理以在鰭狀結構上形成摻雜區或是於鰭 狀結構上形成摻雜多晶矽頂蓋層，且摻雜區與摻雜多晶矽頂蓋層的導 電型與源極/漏極區之間的溝道區的導電互補，因此可抑制在鰭狀結 構的頂部轉角處的漏電流，並且提升了存儲單元的電性表現。
雖然本發明己以較佳實施例揭露如上，然其並非用以限定本發 明，任何熟習此技藝者，在不脫離本發明的精神和範圍內，當可作些 許的更動與潤飾，因此本發明的保護範圍當視權利要求所界定的範圍 為準。
權利要求
1、一種存儲單元，設置於一襯底上，該襯底中具有多個隔離結構，該多個隔離結構於該襯底中定義出至少一鰭狀結構，該鰭狀結構的上表面高於該多個隔離結構的上表面，其特徵在於，該存儲單元包括一摻雜區，位於該鰭狀結構的一頂部且接近該鰭狀結構的該頂部的一表面，其中該摻雜區具有一第一導電型；一柵極，設置於該襯底上，橫跨該鰭狀結構；一電荷陷入結構，設置於該柵極與該鰭狀結構之間；以及一源極/漏極區，設置於該柵極所裸露的該鰭狀結構中，其中該源極/漏極區具有一第二導電型且該第一導電型與該第二導電型不同。
2、 根據權利要求1所述的存儲單元，其特徵在於，其中該摻雜區的 厚度最多為100埃。
3、 根據權利要求1所述的存儲單元，其特徵在於，其中該摻雜區的 摻雜濃度為5xl0"至5xl019/cm3o
4、 根據權利要求1所述的存儲單元，其特徵在於，其中該電荷陷入 結構包括一電荷陷入層，且該電荷陷入層的材質為高介電常數材料，該高 介電常數材料至少包括氮化矽或氧化鋁。
5、 根據權利要求4所述的存儲單元，其特徵在於，其中該電荷陷入結構包括一隧穿介電層，設置於該電荷陷入層與該鰭狀結構之間。
6、 根據權利要求5所述的存儲單元，其特徵在於，其中該隧穿介電 層包括一能隙工程隧穿結構。
7、 根據權利要求6所述的存儲單元，其特徵在於，其中該能隙工程 隧穿結構為底氧化矽層/中間的氮化矽層/頂氧化矽層結構。
8、 根據權利要求6所述的存儲單元，其特徵在於，其中該電荷陷入 結構包括介於該電荷陷入層與該柵極之間的一阻擋介電層。
9、 一種存儲單元，設置於一襯底上，該襯底中具有多個隔離結構， 該多個隔離結構於該襯底中定義出至少一鰭狀結構，該鰭狀結構的上表面 高於該多個隔離結構的上表面，其特徵在於，該存儲單元包括一柵極，設置於該襯底上，橫跨該鰭狀結構；一電荷陷入結構，設置於該柵極與該鰭狀結構之間；一摻雜頂蓋層，設置於該鰭狀結構頂部與該電荷陷入結構之間，其中 該摻雜頂蓋層具有一第一導電型；以及一源極/漏極區，設置於該柵極所裸露的該鰭狀結構中，其中該源極/ 漏極區具有一第二導電型且該第一導電型與該第二導電型不同。
10、 根據權利要求9所述的存儲單元，其特徵在於，其中該摻雜頂蓋 層的厚度最多為200埃。
11、 根據權利要求9所述的存儲單元，其特徵在於，其中該摻雜頂蓋層的摻雜濃度為5xlO"至5xlO"/cm3。
12、 根據權利要求9所述的存儲單元，其特徵在於，其中該摻雜頂蓋 層有多個摻雜質位於該鰭狀結構與該摻雜頂蓋層之間的一介面上。
13、 根據權利要求9所述的存儲單元，其特徵在於，其中該電荷陷入 結構包括一電荷陷入層，且該電荷陷入層的材質為高介電常數材料，該高 介電常數材料至少包括氮化矽或氧化鋁。
14、 根據權利要求13所述的存儲單元，其特徵在於，其中該電荷陷 入結構包括一隧穿介電層，設置於該電荷陷入層與該鰭狀結構之間。
15、 根據權利要求14所述的存儲單元，其特徵在於，其中該隧穿介 電層包括一能隙工程隧穿結構。
16、 根據權利要求15所述的存儲單元，其特徵在於，其中該能隙工 程隧穿結構為底氧化矽層/中間的氮化矽層/頂氧化矽層結構。
17、 根據權利要求15所述的存儲單元，其特徵在於，其中該電荷陷入結構包括介於該電荷陷入層與該柵極之間的-一阻擋介電層。
18、 一種存儲單元的製造方法，其特徵在於，該方法包括 提供一襯底；於該襯底上進行一表面處理，以於該襯底中接近該襯底的一表面形成 具有一第一導電型的一摻雜區；移除部份該襯底以於襯底中定義出多個鰭狀結構； 於該多個鰭狀結構之間形成多個隔離結構，該多個隔離結構的上表面 低於該鰭狀結構的上表面；於該襯底上方形成一柵極結構，且該柵極結構橫跨該鰭狀結構，其中該柵極結構包括橫跨該鰭狀結構的一柵極，以及位於該鰭狀結構與該柵極 間的一電荷陷入結構；以及於該柵極結構所裸露出的該鰭狀結構中形成具有一第二導電型的一 源極/漏極區，其中該第一導電型與該第二導電型不同。
19、 根據權利要求18所述的存儲單元的製造方法，其特徵在於，其中該電荷陷入結構與該鰭狀結構直接接觸。
20、 根據權利要求18所述的存儲單元的製造方法，其特徵在於，其 中該摻雜區的厚度最多為100埃。
21、 根據權利要求18所述的存儲單元的製造方法，其特徵在於，其 中該摻雜區的慘雜濃度為5xlO"至5xlO,cm3。
22、 根據權利要求18所述的存儲單元的製造方法，其特徵在於，其 中該表面處理包括一離子注入工藝。
23、 根據權利要求18所述的存儲單元的製造方法，其特徵在於，其 中形成該柵極結構的步驟還包括於該襯底上方形成一電荷陷入結構； 於該電荷陷入結構上，形成一導電層；以及圖案化該導電層與該電荷陷入結構，以形成橫跨該鰭狀結構的該柵極 結構。
24、 根據權利要求23所述的存儲單元的製造方法，其特徵在於，其 中形成該電荷陷入結構的方法包括依序於該襯底上形成一隧穿介電層、一 電荷陷入層與一阻擋介電層。
25、 根據權利要求24所述的存儲單元的製造方法，其特徵在於，其 中該隧穿介電層包括一能隙工程隧穿結構。
26、 根據權利要求25所述的存儲單元的製造方法，其特徵在於，其 中該能隙工程隧穿結構為氧化矽/氮化矽/氧化矽ONO結構。
27、 根據權利要求24所述的存儲單元的製造方法，其特徵在於，其 中該電荷陷入層的材質為高介電常數材料，該高介電常數材料至少包括氮 化矽或氧化鋁。
28、 根據權利要求18所述的存儲單元的製造方法，其特徵在於，其 中移除部分該襯底的方法包括幹法刻蝕法。
29、 根據權利要求18所述的存儲單元的製造方法，其特徵在於，其中該多個隔離結構的形成方法包括於該襯底上形成-一隔離材料層，填滿該多個鰭狀結構之間的間隙；以及移除部分該隔離材料層，使該隔離材料層的上表面低於該鰭狀結構的 上表面。
30、 根據權利要求18所述的存儲單元的製造方法，其特徵在於，其中該襯底包括整體矽襯底或絕緣層上矽SOI襯底。
31、 根據權利要求18所述的存儲單元的製造方法，其特徵在於，其中移除部份該襯底的步驟還包括於該襯底上形成一 圖案化掩膜層；調整該圖案化掩膜層；以該圖案化掩膜層為掩膜，移除部分該襯底；以及 移除該圖案化掩膜層。
32、 根據權利要求31所述的存儲單元的製造方法，其特徵在於，其 中該圖案化掩膜層的材質包括氮化矽。
33、 根據權利要求31所述的存儲單元的製造方法，其特徵在於，其 中該調整步驟包括將該襯底浸置於熱磷酸。
34、 一種存儲單元的製造方法，其特徵在於，該方法包括 提供一襯底；於該襯底上進行一表面處理，以於該襯底上形成具有第一導電型的多 個摻雜質的一摻雜多晶矽層；移除部份該掾雜多晶矽層與該襯底以於該襯底中定義出多個鰭狀結構；於該多個鰭狀結構之間形成多個隔離結構，該多個隔離結構的上表面低於該鰭狀結構的上表面；於該襯底上方依序形成一電荷陷入結構與一導電層； 圖案化該導電層、該電荷陷入結構以及該摻雜多晶矽層，其中該導電層轉換成橫跨該鰭狀結構的一柵極，而該摻雜多晶矽層則轉換成一摻雜頂蓋層；以及於該柵極所裸露出的該鰭狀結構中形成具有一第二導電型的一源極/ 漏極區，其中該第一導電型與該第二導電型不同。
35、 根據權利要求34所述的存儲單元的製造方法，其特徵在於，其中該慘雜多晶矽層的該多個摻雜質位於該鰭狀結構與該摻雜多晶矽層之間的一介面。
36、 根據權利要求34所述的存儲單元的製造方法，其特徵在於，其 中該摻雜多晶矽層的厚度最多為200埃。
37、 根據權利要求34所述的存儲單元的製造方法，其特徵在於，其 中該摻雜多晶矽層的摻雜濃度為5xlO"至5xlO'Vcm3。
38、 根據權利要求34所述的存儲單元的製造方法，其特徵在於，其 中該摻雜多晶矽層的形成方法包括於該襯底上方形成一多晶矽層；進行一離子注入工藝，以於該多晶矽層中注入該多個摻雜質；以及 進行一熱工藝以驅動該多個摻雜質向該鰭狀結構與該摻雜多晶矽層 之間的一介面移動。
39、 根據權利要求34所述的存儲單元的製造方法，其特徵在於，其 中該摻雜多晶矽層的形成方法包括於該襯底上方形成一多晶矽層，並且同時臨場注入該多個摻雜質於該 多晶矽層中；以及進行一熱工藝以驅動該多個摻雜質向該鰭狀結構與該摻雜多晶矽層 之間的一介面移動。
40、 根據權利要求34所述的存儲單元的製造方法，其特徵在於，其 中形成該電荷陷入結構的方法包括依序於該襯底上形成一隧穿介電層、一 電荷陷入層與一阻擋介電層。
41、 根據權利要求40所述的存儲單元的製造方法，其特徵在於，其中該隧穿介電層包括一能隙工程隧穿結構。
42、 根據權利要求41所述的存儲單元的製造方法，其特徵在於，其中該能隙工程隧穿結構為氧化矽/氮化矽/氧化矽結構。
43、 根據權利要求40所述的存儲單元的製造方法，其特徵在於，其 中該電荷陷入層的材質為高介電常數材料，該高介電常數材料至少包括氮化矽或氧化鋁。
44、 根據權利要求34所述的存儲單元的製造方法，其特徵在於，其中移除部份該襯底的步驟還包括於該襯底上形成一圖案化掩膜層； 調整該圖案化掩膜層；以該圖案化掩膜層為掩膜，移除部分該襯底；以及 移除該圖案化掩膜層。
45、 根據權利要求44所述的存儲單元的製造方法，其特徵在於，其 中該圖案化掩膜層的材質包括氮化矽。
46、 根據權利要求44所述的存儲單元的製造方法，其特徵在於，其 中該調整步驟包括將該襯底浸置於熱磷酸。
47、 根據權利要求34所述的存儲單元的製造方法，其特徵在於，其 中移除部分該襯底的方法包括幹法刻蝕法。
48、 根據權利要求34所述的存儲單元的製造方法，其特徵在於，其中該多個隔離結構的形成方法包括於該襯底上形成一隔離材料層，填滿該多個鰭狀結構之間的間隙；以及移除部分該隔離材料層，使該隔離材料層的上表面低於該鰭狀結構的 上表面。
49、 根據權利要求34所述的存儲單元的製造方法，其特徵在於，其 中該襯底包括整體矽襯底或絕緣層上矽SOI襯底。
全文摘要
本發明公開了一種存儲單元及其製造方法。一種存儲單元，設置於一襯底上，此襯底中具有多個隔離結構，且隔離結構於該襯底中定義出至少一鰭狀結構，該鰭狀結構的上表面高於該多個隔離結構的上表面。此存儲單元包括一摻雜區、一柵極、一電荷陷入結構與一源極/漏極區。摻雜區位於鰭狀結構的一頂部且接近鰭狀結構的頂部的一表面，其中摻雜區具有一第一導電型。柵極設置於基底襯底上，橫跨鰭狀結構。電荷陷入結構設置於柵極與鰭狀結構之間。源極/漏極區設置於柵極所裸露的鰭狀結構中，其中源極/漏極區具有一第二導電型且第一導電型與第二導電型不同。
文檔編號H01L29/792GK101325200SQ20081009897
公開日2008年12月17日 申請日期2008年5月26日 優先權日2007年5月25日
發明者呂函庭, 徐子軒 申請人:旺宏電子股份有限公司