精確校準及自平衡的超級結器件的製備方法

2023-06-02 20:13:01 1

專利名稱：精確校準及自平衡的超級結器件的製備方法
技術領域：
本發明涉及垂直半導體功率器件。具體地，涉及製備帶有超級結結構的垂直半導體功率器件改良的可製造性的結構及製備方法，用於高壓應用。
背景技術：
傳統的製備技術和器件結構，要憑藉超級結結構很低的串聯電阻，來進一步提高擊穿電壓的話，仍然遇到製造性方面的困難與局限。由於製備帶有超級結結構特點的傳統高壓器件，如今遇到了難以滿足的更加嚴格的處理工藝的難題，所以限制了高壓半導體功率器件的實際應用。確切地說，當目標值RdsA從20莫姆/平方釐米降至10莫姆/平方釐米時，容許的電荷平衡變化從30%降至10%。然而，由於用於摻雜外延層的N電荷發生變化，使傳統的技術無法滿足這種要求。當使用傳統的雙植入工藝製備超級結時，摻雜外延層的N 電荷發生的變化可以控制在1%至2%之內。然而，由於在控制摻雜物植入的對準時臨界尺寸(CD)發生變化，尤其是對於小尺寸器件更是如此，所以當利用傳統製備工藝進行多植入掩膜時，電荷的變化會增大10%至20%。外延層中N電荷的變化不可控制，也不能進一步降低，這都會對超級結的性能造成不良影響。圖1A表示Chen所提出的專利5，216，275中所述的半導體功率器件。該半導體功率器件位於超級結結構上，作為由N和P摻雜區構成的複合緩衝(CB)層。然而，超級結結構中P-摻雜區和N-摻雜區之間電荷的變化，明顯超出了如今現代器件的應用的要求。例如，權利要求書中所提及的一項，用摻雜物摻雜含有第一和第二半導體區的半導體功率器件，第一半導體區中有效摻雜物濃度的總電荷，沒有超過第二半導體區中有效摻雜物濃度總電荷的50%。因此，Chen所提出的方案無法滿足這種器件上更加嚴格的器件要求。圖1B表示Deboy在美國專利6，960, 798中所提出的另一種超級結器件。如圖1B所示，超級結結構的晶胞設計剖面圖具有一個漏極D、一個源極S以及一個柵極G、n+導電半導體襯底(n-Sub)l、一個n-導電半導體區13、n-導電層3，以及源極S下方的n_導電區4和P-導電區5。例如，所述的補償的程度在+30%至-20%之間，因此在n-摻雜和p-摻雜之間，補償程度「0」顯示為正補償。這時「p-欄」中的摻雜變化係數為3，而「n-欄」中的摻雜是恆定的。即使通過上述補償，仍然無法滿足現有器件中更加嚴格的設計窗口要求。圖1C表示利用傳統製備工藝製成的多外延超級結結構的剖面圖。該方法包括第一步，在N-襯底310上生長一個第一 N-外延層320-1 ;第二步，利用第一植入掩膜300，打開多個植入窗口 315，在第一 N-外延層320-1中植入多個P-摻雜區330-1 ;重複第一步和第二步，在第一 N-外延層(n-Epi ) 320-1上製備第二 N-外延層320-2等等。擴散P-摻雜區，合併P-摻雜區330，作為N-外延層320中的摻雜立柱。然而，在這種方法中，控制摻雜物植入對準時臨界尺寸(CD)的變化，會使總電荷的變化增大。由於超級結器件可以大幅降低半導體功率器件的導通電阻，因此這種功率器件對於在節省功率方面有要求的器件，尤其是對於可攜式電子器件，是十分有必要的。因此，在功率半導體器件的設計及製備領域中，仍然需要提出在超級結結構上製備功率器件的新型器件結構及製備方法，從而解決上述困難與局限。

發明內容
本發明的一個方面在於，提出了一種新型、改良的半導體功率器件結構和製備方法，製備可選導電類型的摻雜立柱，在漂流區中使電荷平衡，更加準確地控制摻雜區的臨界尺寸，以降低摻雜區中電荷的變化。確切地說，同時限定P-植入和N-植入窗口，有效抑制臨界尺寸不平衡所產生的負面效果，以免導致電荷不平衡。限定植入窗口的硬掩膜可以通過氧化層、光致抗蝕劑或帶有通過層限定並打開的植入窗口的其他材料製備。確切地說，本發明的一個方面在於，提出了一種新型、改良的半導體功率器件結構和製備方法，在外延漂流區中，製備摻雜立柱，用於電荷平衡，這是通過在生長多外延層的工藝中持續使用P-植入掩膜和N-植入掩膜，重複植入P-摻雜區和N-摻雜區，使立柱對準 的變化降低，並且更加嚴格地控制P和N立柱的臨界尺寸，以減小這些可選導電類型的摻雜立柱中總電荷的變化。本發明的一個較佳實施例主要提出了一種用於在半導體襯底上製備半導體功率器件的方法，半導體襯底承載著由外延層構成的漂流區。該方法包含第一步，在半導體襯底上生長一個第一外延層，然後在外延層上方製備一個第一硬掩膜層；第二步，利用第一植入掩膜，打開多個植入窗口，並且利用第二植入掩膜，閉鎖一部分植入窗口，以植入交替導電類型的多個摻雜區，在第一外延層中相互鄰近；第三步，重複第一步和第二步，利用相同的第一和第二植入掩膜，製備多個外延層，每個外延層都用交替導電類型的摻雜區植入。在另一個實施例中，該製備方法還包含，在外延層頂部進行器件製備工藝，在交替導電類型的摻雜區上方，通過擴散過程，合併交替導電類型的摻雜區，作為外延層中的摻雜立柱。此外，本發明提出了一種在半導體襯底上製備半導體功率器件的方法，半導體襯底承載著由外延層構成的漂流區。該方法包含首先，在外延層上方製備一個第一硬掩膜層，然後利用第一植入掩膜打開多個第一組植入窗口，然後用第一導電類型的摻雜離子進行多次植入，以便在外延層中製成第一導電類型的多個摻雜區；第二步，製備一個第二硬掩膜層，填充在第一組植入窗口中，然後平整化第二硬掩膜層，除去第一硬掩膜層，以製備第二組植入窗口，並通過第二導電類型的摻雜離子進行多次植入，在外延層中製備第二導電類型的多個摻雜區；第三步，重複第一步和第二步，利用相同的第一和第二植入掩膜，製備多個外延層，每個外延層都用相反導電類型的摻雜區植入。在另一個實施例中，該製備方法還包含，在外延層頂部進行器件製備工藝，在交替導電類型的摻雜區上方，通過擴散過程，合併交替導電類型的摻雜區，作為外延層中的摻雜立柱。此外，本發明提出了一種在半導體襯底上製備半導體功率器件的方法，半導體襯底承載著由外延層構成的漂流區。該方法包含步驟I在摻雜第一導電類型的第一外延層上方製備一個第一硬掩膜層，然後利用第一植入掩膜打開多個第一組植入窗口，然後用第二導電類型的摻雜離子進行植入，以便在第一外延層中製成第二導電類型的多個摻雜區；步驟2除去第一硬掩膜，製備第二導電類型的第二外延層，然後在第二外延層上方製備一個第二硬掩膜層，利用第二植入掩膜，打開多個第二組植入窗口，在第二外延層中植入第一導電類型的摻雜離子，以便製備多個第一導電類型的摻雜區，在垂直方向上，在第一外延層中第二導電類型的兩個摻雜區之間；以及步驟3重複步驟I和步驟2，利用相同的第一和第二植入掩膜，製備多個交替導電類型的外延層，植入每個外延層，以製備導電類型與外延層的導電類型下方的摻雜區。在一個較佳實施例中，該方法還包括在頂部外延層上，進行器件製備工藝，在第一和第二導電類型交替的摻雜區上方；並且通過擴散工藝，使交替導電類型的摻雜區合併，作為外延層中的摻雜立柱。本發明還提出了一種在半導體襯底上的半導體功率器件，半導體襯底承載著一個漂流區，漂流區包括多個交替導電類型的外延層，在垂直方向上交替堆棧，以及多個P和N垂直立柱，在與垂直方向垂直的水平方向上相互交替排布。在一個實施例中，每個外延層都包括多個空間分離的摻雜區，其導電類型與外延層的導電類型相反，其中不同外延層中相同導電類型的摻雜區，相互對準，構成P和N垂直立柱。在另一個實施例中，每個P或N立柱都包括多個均勻摻雜的外延區，以及多個擴散摻雜形態區，相互交替排布。在另一個實施例中，每個擴散區都含有一個凸面的側壁邊界，每個外延區都含有一個凹面的側壁邊界。每個擴散區的最大水平寬度，大致位於擴散區中心，最小寬度位於相同導電類型的外延區的交界處，每個外延區的最小水平寬度都大致位於外延區中心，最大水平寬度位於相同導電類型的擴散區的交界處；在一個較佳實施例中，擴散區的最小水平寬度與相同導電類型的 外延區的最大水平寬度大致相同，並且相互交界。閱讀以下詳細說明並參照附圖之後，本發明的這些和其他的特點和優勢，對於本領域的技術人員而言，無疑是顯而易見的。


圖1A至IC表示傳統方法製備的傳統垂直功率器件結構的剖面圖。圖2A至21表示本發明所述的製備工藝的剖面圖，該工藝可製備帶有對準控制更加精確的摻雜區的超級結，以製備交替導電類型的摻雜立柱，降低超級結器件的總電荷變化。圖3表示利用圖2A至21所示的製備方法製備的位於超級結結構上的器件的剖面圖。圖4A至4K表示本發明所述的製備工藝的剖面圖，該工藝可製備帶有對準控制更加精確的摻雜區的超級結，以製備交替導電類型的摻雜立柱，降低超級結器件的總電荷變化。圖5A-5G表示本發明所述的製備工藝的剖面圖，該工藝可製備帶有對準控制更加精確的摻雜區的超級結，以製備交替導電類型的摻雜立柱，降低超級結器件的總電荷變化。
具體實施例方式圖2A和2K表示製備用於承載半導體功率器件的超級結結構的工藝步驟的一系列剖面圖。如圖2A所示，製備工藝從在重摻雜矽襯底105 (例如N-型襯底)上製備一個未摻雜的外延層110-1開始，然後在外延層110-1 (圖2B)上方，製備一個硬掩膜層115以及一個光致抗蝕劑覆層117。在圖2C中，通過掩膜，形成光致抗蝕劑層117的圖案，使硬掩膜層115裸露出來，利用光刻蝕，形成硬掩膜層115的圖案，製備多個植入窗口 115』(圖2D)。圖2E-1表示第一種植入方法，僅利用硬掩膜，通過N-型離子植入，例如磷植入，在外延層110-1中製備多個N摻雜區120-1，然後如圖2F-1所示，通過P-植入掩膜(p-1mp) 119，植入P-型離子，製備多個P-摻雜區125-1。P-植入掩膜119可以是在硬掩膜上方沉積光致抗蝕劑，在製備N立柱的地方，閉鎖硬掩膜開口，同時在製備P立柱的地方，形成開口。在該區域中，P-型離子反向摻雜N-型離子。在50keV至500keV之間的能量下，以及lel2 cm_2至IeMcnT2的恆定劑量下，植入P-型和N-型離子。圖2E-2閉鎖第二種製備方法，首先利用N-型植入掩膜118，閉鎖部分窗口 115』，通過亞磷植入，在未閉鎖的窗口 115』下方的外延層110-1中形成N-摻雜區120-1，然後除去N-型植入掩膜(n-1mp) 118，並且利用P-植入掩膜119，如圖2F-2所示，通過植入P-型離子，構成多個P-摻雜區125-1。N-植入掩膜118可以是沉積在硬掩膜上方的光致抗蝕齊U，在製備P立柱的位置閉鎖硬掩膜開口，同時在製備N立柱的位置形成開口。P-植入掩膜119可以是沉積在硬掩膜上方的光致抗蝕劑，在製備N立柱的位置閉鎖硬掩膜開口，同時在製備N立柱的位置形成開口。在該方法中，可以調節P型摻雜劑量，與圖2E-1和2F-1所示的方法不同，例如在lel2 cm_2至lel4cm_2之間。
圖2G表示除去硬掩膜115，並生長第二外延層110-2，重複圖2B至2G所示工藝，以製備另一列N-摻雜區120-2以及P-摻雜區125-2，如圖2H所示。重複如圖2A至2H所示工藝六至八次，以製備N-摻雜區120-1至120-6的立柱，以及P-摻雜區125-1至125-6，如圖21所示。在圖3中，進行頂部器件製備工藝，包括長擴散，利用高溫，合併P-摻雜區120-1、120-2至120-L (圖中沒有目前表示出)以及N-摻雜區125-1至125-L，其中L為正整數，作為P-摻雜立柱120以及N-摻雜立柱125。作為一個示例實施例，圖3表示一個平面MOSFET器件，具有一個平面柵極130，通過柵極氧化層135，平面柵極130與包圍在本體區150中的源極區140絕緣，本體區150形成在P-摻雜立柱120和N-摻雜立柱125上方的外延層中。源極金屬層160與本體和源極區相接觸，穿過形成在本體區150中的摻雜接觸區155，在外延層110的頂面附近，外延層110由多個P-摻雜立柱120和N-摻雜立柱125構成，共同組成一個超級結結構，承載形成在超級結結構頂部的MOSFET器件。漏極金屬層101形成在襯底105底部。參見圖4A至4K，表示製備用於承載半導體功率器件的超級結結構的可選工藝步驟的一系列剖面圖。如圖4A所示，製備工藝從第一硬掩膜層215 (例如氧化物)開始，在第一未摻雜的外延層210-1上方,外延層210-1在半導體襯底(圖中沒有表不出)上。在圖4B中，光致抗蝕劑層217形成在硬掩膜層215上方。在圖4C中，形成光致抗蝕劑層217的圖案，裸露出硬掩膜層215，然後通過光刻蝕工藝，形成硬掩膜層215的圖案，製成多個植入窗口 215』(圖4D)。在圖4E中，除去光致抗蝕劑層217，然後利用第一導電類型的摻雜離子通過植入窗口 215』，進行多次植入工藝。植入工藝製備多個第一導電類型的摻雜區220-1，例如在半導體襯底210-1中的N-摻雜區220-1。在圖4F中，在第一硬掩膜層215上方沉積第二硬掩膜層225，並且在窗口 215』中填充電介質材料，電介質材料與製備第一硬掩膜的材料(例如氮化物)不同，然後利用第一蝕刻劑進行回刻工藝(圖4G)，除去第一硬掩膜上方的第二硬掩膜材料，使第一掩膜材料裸露出來。在圖4H中，利用第二蝕刻劑進行全面刻蝕，除去第一硬掩膜215，第二蝕刻劑與第一蝕刻劑不同，保留第二硬掩膜層225，使另一組植入窗口 225』裸露出來。在圖41中，通過植入窗口 225』，利用第二導電類型的摻雜離子進行多次植入工藝。植入工藝從第二導電類型的多個摻雜區230-1開始，例如在半導體襯底210-1中的P-摻雜區230-1。圖4J表示除去第二硬掩膜225。重複生長未摻雜外延層210_2以及圖4A至4J所示的步驟六至八次，以製備N-摻雜區和P-摻雜區。圖4K表示的超級結結構包括六個N-摻雜區220-1至220-6以及六個P-摻雜區230-1至230-6。繼續進行如圖3所示的頂端器件製備工藝，包括利用高溫進行長擴散，以合併P-摻雜區220-1、220-2至220-L，以及N-摻雜區230-1至230-L，其中L為正整數，表示所製備的N-摻雜和P-摻雜區的行列數。圖5A-5G表示製備超級結結構的另一種可選方法的工藝步驟的剖面圖。如圖5A所不，製備工藝從半導體襯底410開始,例如n-型襯底。第一導電類型的第一外延層420-1生長在襯底410上方,第一外延層420-1可以為N-型或P-型外延層。圖5A表不第一外延層420-1為N-型。硬掩膜層400形成在第一外延層420-1上方，利用多個植入窗口 405， 通過光刻蝕工藝，形成圖案。通過植入窗口 405，將第二導電類型的摻雜物植入到第一外延層420-1中，第二導電類型與第一導電類型相反，以便在第一外延層420-1中，形成多個空間分離的摻雜區430-1。離子植入的能量在50keV至500keV之間，劑量在lel2 cm—2至lel4cm_2之間。植入摻雜區430-1的較佳深度最好小於第一外延層420-1的厚度的一半,使每個擴散區中心處擴散後，驅動的深度大致為第一外延層420-1厚度的一半。在圖5B中，摻雜區430-1為P-型。除去硬掩膜400，然後生長第二外延層420-2，第二外延層420-2可以是第一或第二導電類型。圖5C表示第二外延層420-2為P-型。在該結構上方使用帶有植入窗口 405的硬掩膜400,植入窗口 405位於合適的位置處,也就是說,植入窗口位於P-摻雜區430-1之間，如圖所示。當外延層420-2為N-型時，植入窗口 405將位於P-摻雜區430-1的上方。與第二外延層420-2的導電類型相反的摻雜物，通過植入窗口 405植入到第二外延層420-2中，以形成多個空間分離的摻雜區430-2。每個摻雜區430-2水平植入的位置最好大致都在兩個空間分離的摻雜區430-1之間的中心處，深度小於第二外延層420-2的厚度的一半，以便使擴散後，在每個擴散區430-2中心處的驅動都將大致為第二外延層420-2的厚度的一半。圖5E表示摻雜區430-2為N-型，第二外延層420-2為P-型。然後，如圖5F所示，除去硬掩膜400。每個外延層的厚度都約為0.5 iim至lOym，摻雜濃度在lel4 cm 3至lel8cm3之間。重複圖5C至5F所示的工藝六至八次，生長外延層，並且在每個外延層中，植入導電類型相反的摻雜區，深度小於每個外延層厚度的一半，因此，在每個擴散區中心擴散驅動後，其深度大致為外延層厚度的一半。不同外延層中相同導電類型的摻雜區，相互對準。圖5G所示的超級結結構包括交替導電類型的六個堆棧外延層420-1至420-6，帶有導電類型相反的摻雜區430-1至430-6，分別位於每個外延層中。如圖3所示，繼續進行頂部器件製備工藝，包括利用高溫進行長擴散，以便通過擴散區的擴散，構成P-立柱和N-立柱，如圖5G所示。每個P或N立柱包括多個均勻摻雜的外延區，以及多個導電類型相同的擴散摻雜結構區，相互交替排布。在一個實施例中，每個擴散區都具有一個凸側壁，其邊界是，最大的橫向寬度大致位於擴散區中心處，最小寬度位於導電類型相同的外延區交界處。在另一個實施例中，每個外延區都具有一個凹側壁，其邊界是，最小的橫向寬度大致位於外延區的中心處(或外延層的中心處)，最大的橫向寬度位於導電類型相同的擴散區的交界處。每個立柱中的擴散區和外延區最好都相互對準並且相互重疊。在一個實施例中，擴散區的最小橫向寬度與相同導電類型的外延區的最大橫向寬度大致相同。這種工藝的好處之一在於，可以利用不同的p/n植入順序，製備可變的結構，例如pnpn(如圖5G所示)或ppnn等。這種可變性為每個層中的電荷不平衡都提供了一種補償機制；與原有技術相比，當在每個層中重複進行相同的植入時，這種層中的不平衡都會累積。
儘管本發明已經詳細說明了現有的較佳實施例，但應理解這些說明不應作為本發明的局限。本領域的技術人員閱讀上述詳細說明後，各種變化和修正無疑是顯而易見的。因此，應當認為所附的權利要求書涵蓋了本發明的真實意圖和範圍內的全部變化和修正。
權利要求
1.一種用於在半導體襯底上製備半導體功率器件的方法，半導體襯底承載著由外延層構成的漂流區，其特徵在於，該方法包含 步驟I，在半導體襯底上生長一個第一外延層，然後在外延層上方製備一個第一硬掩膜層； 步驟2，利用第一植入掩膜，在硬掩膜中打開多個植入窗口，並且植入第一導電類型的摻雜物，構成多個第一導電類型的空間分離的摻雜區； 步驟3，利用硬掩膜上方的第二植入掩膜，閉鎖一部分植入窗口，以植入第二導電類型的多個摻雜區，第二導電類型與第一導電類型相反，第一導電類型摻雜區和第二導電類型摻雜區在第一外延層中互相交替排布；並且 步驟4，重複步驟I至3，利用相同的第一和第二植入掩膜，製備多個外延層，植入每個外延層，製成導電類型交替的摻雜區，這些摻雜區在每個外延層中相互交替排布。
2.如權利要求1所述的方法，其特徵在於，該方法還包含 在交替導電類型的摻雜區上方的外延層頂部進行器件製備工藝；並且 通過擴散過程，合併交替導電類型的摻雜區，形成外延層中的摻雜立柱。
3.如權利要求2所述的方法，其特徵在於，在步驟3中，第二導電類型的植入，對第一導電類型逆反摻雜。
4.如權利要求2所述的方法，其特徵在於，步驟2還包含在硬掩膜層上方使用掩膜，交替覆蓋硬掩膜層上的開口。
5.一種用於在半導體襯底上製備半導體功率器件的方法，半導體襯底承載著由外延層構成的漂流區，其特徵在於，該方法包含 步驟I，在第一外延層上方製備一個第一硬掩膜層，然後利用第一植入掩膜打開多個第一組植入窗口，然後用第一導電類型的摻雜離子進行離子植入，以便在第一外延層中製成第一導電類型的多個摻雜區； 步驟2，製備一個第二硬掩膜層，填充在第一組植入窗口中，然後平整化第二硬掩膜層，除去第一硬掩膜層，以製備第二組植入窗口，並通過第二導電類型的摻雜離子進行離子植入，在第一外延層中製備第二導電類型的多個摻雜區，第一導電類型摻雜區和第二導電類型摻雜區相互交替排布；並且 步驟3，重複步驟I和步驟2，利用相同的第一和第二植入掩膜，製備多個外延層，植入每個外延層，在每個外延層中製備相互靠近的第一和第二導電類型相互交替的摻雜區。
6.如權利要求5所述的方法，其特徵在於，該方法還包含 在交替第一和第二導電類型的摻雜區上方的外延層頂部進行器件製備工藝；並且 通過擴散過程，合併交替導電類型的摻雜區，形成外延層中的摻雜立柱。
7.一種用於在半導體襯底上製備半導體功率器件的方法，半導體襯底承載著由外延層構成的漂流區，其特徵在於，該方法包含 步驟1，在第一外延層上方製備一個第一導電類型的第一硬掩膜層，然後利用第一植入掩膜打開多個第一組植入窗口，然後用第二導電類型的摻雜離子進行植入，在第一外延層中製成第二導電類型的多個摻雜區，第二導電類型與第一導電類型相反； 步驟2，除去第一硬掩膜層，製備第二導電類型的第二外延層，在第二外延層上方，製備一個第二硬掩膜層，利用第二植入掩膜，打開多個第二組植入窗口，並通過第一導電類型的摻雜離子進行植入，在第二外延層中製備第一導電類型的多個摻雜區，每個所述的多個第一導電類型的摻雜區在水平方向上，都位於第一外延層中兩個所述的第二導電類型的摻雜區之間；並且 步驟3，重複步驟I和步驟2，利用相同的第一和第二植入掩膜，製備多個交替導電類型的外延層，摻雜區的導電類型與外延層的導電類型相反。
8.如權利要求7所述的方法，其特徵在於，該方法還包含 在交替導電類型的摻雜區上方的外延層頂部進行器件製備工藝並且 通過擴散過程，合併交替導電類型的摻雜區，形成外延層中的摻雜立柱。
9.如權利要求8所述的方法，其特徵在於，每個外延層中製備導電類型相反的摻雜區的步驟，在不同的外延層中相互對準植入導電類型相同的摻雜區。
10.如權利要求9所述的方法，其特徵在於，每個外延層中製備導電類型相反的摻雜區的步驟，植入摻雜物的深度小於每個外延層厚度的一半。
11.如權利要求10所述的方法，其特徵在於，通過擴散工藝，在多個外延層中，製備導電類型交替的摻雜立柱的步驟，還包含將摻雜區的中心驅動到外延層摻雜區植入厚度的一半左右的深度。
12.—種在半導體襯底上的半導體功率器件，半導體襯底承載著漂流區，其特徵在於，該器件包含 多個導電類型交替的外延層，在垂直方向上交替堆棧；以及 多個P和N垂直立柱,在與垂直方向垂直的水平方向上，互相交替排布，其中每個外延層都包括多個空間分離的摻雜區，其導電類型與外延層的導電類型相反； 不同外延層中導電類型相同的摻雜區互相對準，構成P和N垂直立柱，其中每個P或N立柱都包括多個均勻摻雜的外延區，以及多個擴散的摻雜結構區，互相交替排布。
13.如權利要求12所述的一種在半導體襯底上的半導體功率器件，半導體襯底承載著漂流區，其特徵在於，每個擴散區都含有一個凸面的側壁邊界，最大水平寬度大致位於擴散區中心，最小寬度位於相同導電類型的外延區的交界處。
14.如權利要求13所述的一種在半導體襯底上的半導體功率器件，半導體襯底承載著漂流區，其特徵在於，每個外延區都含有一個凹面的側壁邊界，最小水平寬度大致位於外延區中心，最大水平寬度位於相同導電類型的擴散區的交界處。
15.如權利要求14所述的一種在半導體襯底上的半導體功率器件，半導體襯底承載著漂流區，其特徵在於，最小水平寬度與相同導電類型的外延區的最大水平寬度大致相同。
全文摘要
本發明涉及精確校準及自平衡的超級結器件的製備方法。本發明公開了一種用於在半導體襯底上製備半導體功率器件的方法，半導體襯底承載著由外延層構成的漂流區。該方法包含第一步，生長一個第一外延層，然後在外延層上方製備一個第一硬掩膜層；第二步，利用第一植入掩膜，打開多個植入窗口，並且利用第二植入掩膜，閉鎖一部分植入窗口，以植入交替導電類型的多個摻雜區，在第一外延層中相互鄰近；第三步，重複第一步和第二步，利用相同的第一和第二植入掩膜，製備多個外延層，每個外延層都用交替導電類型的摻雜區植入。然後，在外延層頂部進行器件製備工藝，在交替導電類型的摻雜區上方，通過擴散過程，合併交替導電類型的摻雜區，作為外延層中的摻雜立柱。
文檔編號H01L21/336GK103021863SQ20121034874
公開日2013年4月3日 申請日期2012年9月19日 優先權日2011年9月27日
發明者管靈鵬, 馬督兒·博德, 安荷·叭剌, 李亦衡, 陳軍, 何佩天 申請人:萬國半導體股份有限公司