具減低電壓應力的柵極控制電路的電路的製作方法

2023-06-02 20:15:16

專利名稱：具減低電壓應力的柵極控制電路的電路的製作方法
技術領域：
本發明有關於一種使用在集成電路中的用以提供改善的高壓電路(high voltage circuit)的電路及方法，在集成電路中的某些電路需要較高的電壓以 操作，而較高的電壓電路的範例包含高壓泵轉移柵極控制電路(high voltage pump transfer gate control circuit )。當半導體處理進展至更小的特徵尺寸，例 如次微米(sub-micron)處理時，其要求增加在用於電路操作的一般電壓與用 於泵控制電路的較高電壓間的差異。用於電路系統的較低的操作供應電壓有 漸增流行的趨勢，以降低功率消耗，而此特點對於在包含例如手機、個人數 字助理、隨身計算機或筆記本型計算機等消費者應用方面中重要性漸增的電 池供電裝置又尤其必需，因此較高的電壓電路日漸重要。上述在電晶體的柵 極端與源極/漏極端之間具有電壓差異的電路可超過額定操作電壓，然而有時 會因為電壓應力而導致失效的問題。
背景技術：
高集成度的半導體電路日漸重要，尤其是在製作電池操作裝置，例如手 機、可攜式計算機、隨身計算機、筆記本型計算機、個人數字助理、無線電 子郵件終端機、MP3影音播放裝置、可攜無線網頁瀏覽器與此類裝置時，而 這些精密的集成電路逐漸包含板載悽t據存儲器(on-board data storage )。
如本領域中所知的，為了在需要用於進行可靠操作的集成電路中產生電 壓，其可使用高壓泵電路，而這些電路一般是指電荷泵(charge pump )。上述 電荷泵電路通過周期性地對設置於輸出端與供應電壓間的電容(capacitor )進 行充電，而產生大於供應電壓電平(supply voltage level)的輸出電壓。當耦 接至輸出端時，充電的電容增加了直流電平(DClevel)至供應電壓，因而產 生大於該供應電壓的電荷泵電壓的輸出。上述泵電路重複地對電容進行充電， 而電容則進行放電以維持直流的高電壓。由於泵輸出有小於要求的時間周期 (在泵電容(pumping capacitor)方欠電後)，因此一種已知的方法提供了兩個 電荷泵用以供應電壓，而這兩個泵可交替地使用，通過耦接一個泵的輸出端至提升供應電壓節點(pumped-up supply voltage node) —^殳時間，而之後再 轉而耦接另一泵的輸出端至此供應電壓節點。每一泵可利用時變信號(time varying signal )加以計時，並且在每次周期循環之間對各自的泵電容再充電(升 壓)。此種方法也需要一對控制開關(control switch )或轉移柵極(transfer gate ), 其可周期性地將其各自的電荷泵輸出端耦接至升壓供應節點。
用於轉移柵極控制電路中的電路系統通常包含金屬氧化物半導體電晶體 (MOS transistor),而由於這些金屬氧化物半導體電晶體所耦接的電壓大過了 供應電壓，因此上述金屬氧化物半導體電晶體容易受到柵極應力可靠度問題 的影響。柵極應力發生於當金屬氧化物半導體電晶體的柵極端與源極/漏極端 之間的電壓差大於某額定範圍，而柵極應力可靠度問題可通過增加用於上述 電路中的電晶體的柵極氧化物厚度以形成所謂的厚氧化物組件(thick oxide device)而獲得某種程度的緩和，然而這也增加了組件得以可靠操作的正常電 壓額定值。儘管使用額外的處理步驟以形成這樣的厚氧化物組件，然而受到 柵極應力影響的電晶體的可靠度仍可能是個問題。當半導體處理不斷地進步， 且組件尺寸持續縮減至次微米級或以下時，則上述問題將更為普遍。
有鑑於此，業者對於具有減低柵極應力的轉移柵極控制電壓電路以及制 作適於在集成電路中的高壓應用的MOS轉移柵極控制電路的方法具有持續 的需求，而改善的柵極控制電路需要較不受到有關柵極應力的電路可靠度問 題的影響。

發明內容
避，並可達到技術上的優點，其提供了電路及方法用以改善感應放大器(sense amplifier)的操作與用於感應放大器的參考電壓，而不需使用閒置單元 (dummy cell)或增加的寫入選擇信號(write select signal)以致能高速感應 放大器的操作。
在一示範實施例中，提供了 一種用於控制轉移柵極的柵極的柵極控制電 路，包含用於控制柵極的輸出；第一電晶體耦接此輸出至接地電壓電平， 第一電晶體具有耦接以接收時變輸入信號的柵極；第二電晶體耦接此輸出至 泵電壓節點，而第二電晶體具有耦接以接收上述時變輸入信號的柵極；第三 電晶體耦接泵電壓節點至外接電壓；電容耦接於反相器驅動器與泵電壓節點之間，以周期性地在泵電壓節點提供超過供應電壓的電壓；第一箝制電路耦 接於第二電晶體的柵極與泵電壓節點之間，用於箝制第二電晶體的柵極的電
壓與泵電壓節點的電壓，以使得在兩者間的電壓差不超過第一預定電壓；以 及第二箝制電路耦接於該輸出與第一節點之間，用於箝制輸出的電壓至第一 節點的電壓，以使得在兩者間的電壓差不超過第二預定電壓。
在另一示範實施例中，用於控制轉移柵極的柵極的柵極控制電路進一步 包含轉移柵極，該轉移柵極耦接以轉移超過供應電壓的外接電壓至板載供應 節點，並響應於上述輸出。
在另一示範實施例中，提供該柵極控制電路，而其中轉移柵極包含MOS 電晶體，而該MOS電晶體的源極至漏極的電流路徑耦接於上述外接電壓與 板載供應節點之間，且MOS電晶體的柵極端則耦接至輸出電壓。
在另一示範實施例中，提供該柵極控制電路，而其中第一電晶體進一步 包含NMOS電晶體。
在另一示範實施例中，提供該柵極控制電路，而其中第二箝制電路進一 步包含至少一個二極體連接形式的電晶體。
在另一示範實施例中，提供該柵極控制電路，而其中第一箝制電路進一 步包含二極體。
在另一示範實施例中，提供該柵極控制電路，而其中第一箝制電路進一 步包含PMOS電晶體。
在另一示範實施例中，提供該柵極控制電路，而其中第二箝制電路進一 步包含二極體。
在另一示範實施例中，提供該柵極控制電路，而其中第二箝制電路進一 步包含二極體連接形式的電晶體。
在另一示範實施例中，提供該柵極控制電路，而其中第一及第二電晶體 為厚柵極氧化物電晶體。
在另一示範實施例中，提供該柵極控制電路，而其中所提供的電容為電 容連接式電晶體，該電容連接式電晶體的柵極形成電容的第一薄板，而其溝 道區則形成電容的第二薄板。
在另一示範實施例中，提供該柵極控制電路，而其中的輸出具有大抵為 2伏特的高電平。
在另一示範實施例中，提供該柵極控制電路，而其中第二箝制電路與一電晶體的電流路徑在輸出提供最小低電壓電平。
在另一示範實施例中，提供一種具有板載電壓的集成電路，包含電荷
泵，用於周期性地提供超過供應電壓的外接電壓；轉移柵極，耦接自外接電 壓以提供板載電壓，並響應於控制信號；以及柵極控制電路，用於周期性地 提供該控制信號，而柵極控制電路包含第一電晶體，耦接控制信號至接地 電壓電平，第一電晶體的柵極耦接以接收時變輸入信號；第二電晶體，耦接 輸出至泵電壓節點，第二電晶體的柵極耦接以接收上述時變輸入信號；第三 電晶體，耦接泵電壓節點至外接電壓；電容，耦接在反相器驅動器與泵電壓 節點之間，以周期性地在泵電壓節點提供超過供應電壓的電壓；第一箝制電 路，耦接於第二電晶體的柵極與泵電壓節點之間，用於箝制第二電晶體的柵 極的電壓與泵電壓節點的電壓，以使得在兩者間的電壓差不超過第一預定電 壓；及第二箝制電路，耦接於上述輸出與節點間，用於箝制輸出的電壓至第 一節點的電壓，以使得在上述輸出與節點間的差距不超過第二預定電壓。
在另一示範實施例中，提供該集成電路，而其進一步包含第二電荷泵用 以周期性地提供超過供應電壓的第二外接電壓；第二轉移柵極，耦接自第二 外接電壓以提供板載電壓，並響應於第二控制信號；以及第二柵極控制電路， 用於周期性地提供第二控制信號。
在另 一示範實施例中，提供一種用於輸出控制柵極電壓至轉移柵極的電 路，包含第一NMOS電晶體，耦接上述輸出至接地電壓電平，而第一NMOS 電晶體具有耦接以接收時變輸入信號的柵極，耦接於地的源極/漏極，與耦接 至第一節點的漏極/源極；第二PMOS電晶體，耦接上述輸出至泵電壓節點， 第二PMOS電晶體具有耦接以接收上述時變輸入信號的柵極，耦接至輸出的 源極/漏極，與耦接至泵電壓節點的漏極/源極；第三PMOS電晶體，其源極/ 漏極耦接至外接電壓，其漏極/源極耦接至泵電壓節點，而其柵極端則耦接於 輸出電壓；電容，耦接於反相器驅動器與泵電壓節點間，以周期性地在泵電 壓節點提供超過供應電壓的電壓，並響應於時變輸入信號；第一箝制電路， 耦接於第二PMOS電晶體的柵極與泵電壓節點，用於箝制第二PMOS電晶體 的柵極的電壓與泵電壓節點的電壓，以使得在第二PMOS電晶體的柵極與泵 電壓節點間的電壓差不超過第一預定電壓；以及第二箝制電路，耦接於輸出 與第一節點間，用於箝制輸出的電壓至第一節點的電壓，以使得在兩者間的 電壓差不超過第二預定電壓。在另一示範實施例中，提供該用於輸出控制柵極電壓的電路，而其中第 一箝制電路進一步包含二極體連接形式的電晶體。
在另一示範實施例中，提供該用於輸出控制柵極電壓的電路，而其中第 一箝制電路進一步包含一系列二極體連接形式的PMOS電晶體。
在另一示範實施例中，提供該用於輸出控制柵極電壓的電路，而其中第 二箝制電路進一步包含二極體連接形式的電晶體。
在另一示範實施例中，提供該用於輸出控制柵極電壓的電路，而其中第
二箝制電路進一步包含NMOS 二極體連接形式的電晶體。
在另一示範實施例中，提供一種控制高壓轉移柵極的方法，包括在控 制柵極的輸出與接地電壓電平之間提供第一電晶體，將第一電晶體的柵極耦 接至時變輸入信號，將第一電晶體的源極/漏極耦接於地，並將第一電晶體的 漏極/源極耦接至第一節點；提供第二電晶體耦接上述輸出至泵電壓節點，將 第二電晶體的柵極耦接以接收上述時變輸入信號，將第二電晶體的源極/漏極 耦接至上述輸出，並將第二電晶體的漏極/源極耦接至泵電壓；提供第三晶 體管耦接泵電壓節點至外接電壓；提供電容耦接於反相器驅動器與泵電壓節 點間，用以周期性地在泵電壓提供超過供應電壓的電壓；提供耦接在第二晶 體管的柵極與泵電壓間的第一箝制電路，用於箝制第二電晶體的柵極的電壓 與泵電壓節點的電壓，以使得在第二電晶體的柵極與泵電壓節點間的電壓的 差距不超過第一預定電壓；以及提供第二箝制電路耦接於上述輸出與第一節 點間，用於箝制輸出的電壓至節點的電壓，以使得在上述輸出與節點間的差 距不超過第二預定電壓。
在另一示範方法中，該用於控制高壓轉移柵極的方法進一步包括提供上 述高壓轉移柵極耦接以轉移超過供應電壓的外接電壓至板載供應節點，並響 應於輸出電壓。
在另 一示範方法中，該用於控制高壓轉移柵極的方法進一 步包括提供 MOS電晶體，而該MOS電晶體的源極至漏極的電流路徑耦接於上述外接電 壓與板載供應節點間，而MOS電晶體的柵極端則耦接至輸出電壓。
在另 一 示範方法中，該用於控制高壓轉移柵極的方法進 一 步包括提供 NMOS電晶體作為第一電晶體。
在另 一示範方法中，該用於控制高壓轉移柵極的方法進一步包括通過提 供至少一個二極體連接形式的電晶體而提供上述第二箝制電路。在另 一示範方法中，該用於控制高壓轉移柵極的方法進一步包括通過提 供二極體而提供上述第 一箝制電路。
在另一示範方法中，提供該用於控制高壓轉移柵極的方法，而其中提供
上述第一箝制電路進一步包括提供PMOS電晶體。
在另一示範方法中，提供該用於控制高壓轉移柵極的方法，而其中提供 第二箝制電路進一步包括提供二極體。
在另一示範方法中，提供該用於控制高壓轉移柵極的方法，而其中提供 上述第二箝制電路進一 步包括提供二極體連接形式的電晶體。
在另一示範方法中，提供該用於控制高壓轉移柵極的方法，而其中提供 上述第一及第二電晶體進一步包括提供厚柵極氧化物電晶體。
在另一示範方法中，提供該用於控制高壓轉移柵極的方法，而其中提供 電容包括提供電容連接式電晶體，該電容連接式電晶體的柵極形成電容的第 一薄板，而電容連接式電晶體的溝道區則形成電容的第二薄板。
在另 一 示範方法中，該用於控制高壓轉移柵極的方法進 一 步包括提供大
抵為2伏特的高電平的輸出。
以上概述了本發明的相當廣泛的特徵和技術優點，以便以下本發明的詳 細說明能更容易明了。本發明的其它附加特徵與優點將於以下描述，而其將 形成本發明的權利要求的主題。本領域技術人員應可了解到其可輕易地以所 公開的特定實施例為基礎，來修正或設計其它結構或處理，以實現本發明的 目的。本領域技術人員也應可了解到，'所描述的示範實施例中這類的等效架 構與變化並不脫離如後附權利要求中所提出的本發明的精神與範圍。


為能更全面地了解本發明及其優點，配合附圖作出以下敘述的參考說明，
其中
圖1圖示部分的現有高壓供應轉移柵極和柵極控制電路； 圖2圖示圖1所示的現有高壓供應轉移柵極和柵極控制電路，其中某些 可能具有柵極應力的電壓點具有標示；
圖3圖示圖1和圖2的現有電路在操作時的電壓波形，其中圖3 (a)圖 示位於節點net 085與vout—old的電壓，圖3( b )圖示位於節點net 085、vout—old 與vlold的電壓，而圖3 (c)圖示位於輸出節點vpp與控制柵極節點vout—old的電壓；
圖4圖示包含本發明的特徵的轉移柵極和柵極控制電路的示範實施例； 圖5圖示圖4的示範實施例的電路在操作時的電壓波形，其中圖5 (a) 圖示位於節點net 40與vout的電壓，圖5( b )圖示位於節點vl 、 vout與net—v2 的電壓，而圖5 (c)圖示位於輸出節點vpp與控制柵極節點vout的電壓；以 及
圖6圖示具有板載電壓產生器的集成電路的簡易框圖，該電路使用了兩 個電荷泵、兩個轉移柵極以及兩個包含本發明特徵的圖4中所示的柵極控制 電路。
主要組件符號說明
IN電壓輸入端 INV1、 INV2反相器 vert3、 vext2電壓
Pl、 P2、 P3、 P4、 P5、 P6P1、 P2、 P3電晶體 Nl、 N2電晶體 Cl、 C2電容
vout—old、 vpp、 vlold、 net 085、 net—vclamp、 net—v2、 net 40、 vl、 vout節
,泉
2vl、 2v2、 2v3節點間的電壓差 CLAMP1、 (XAMP2箝制電路 GC柵極控制電路 IC1集成電^各 CP1、 CP2電荷泵電路 GCA、 GCB控制4冊極電路 vouta 、 voutb供應l命出電壓 P2A、 P2B轉移柵才及組件
具體實施例方式
以下詳述所提供的優選實施例的製作或使用，然而應當明了的是本發明限制本發明的範圍。
圖1描述一種現有的柵極控制電路。在圖1中，將電容C1 (此處，金屬
氧化物半導體電晶體耦接以使用柵極導電層作為兩端電容器(two-terminal capacitor)的薄板，而源極/漏極則通常耦接以便於信道區域形成另一電容板， 如此電晶體的柵極氧化物則形成電容的介電層，而其它可供替換的選擇則能 使用例如本領域中所熟知的應用於集成電路中的溝槽、基板或其它電容)結 合經由反相器(inverter) IN1及反相器IN2而耦接來自於電壓輸入端IN的時 變信號而形成柵極控制電路。注意，在圖1中，以及同樣在圖2和圖4中， 示出電晶體以矩形圖案代表柵極符號，而此標記表示這些組件優選地為"厚 氧化物"組件，並可能具有柵極氧化層厚度大於且可能數倍於典型的邏輯晶 體管(logic transistor)的標準氧化物厚度值。在圖1中，電晶體P1、 P2、 P3 和N1、以及形成電容C1的電晶體均示以厚氧化物組件，而厚氧化物組件相 比較典型的電晶體可容許在失效前有較高的柵極電壓。
柵極控制電路系統通過將電容CI耦接至節點而操作，因此在部分的輸 入循環中，充電的電容C1的電壓增加至高壓，從而產生大於正常供應電壓的 柵極控制電路的輸出端電壓。在該示範實施例中，供應電壓可大約為l伏特， 而在標示為vout—old的節點的泵豐歛出電壓(pumped output voltage )可約為2 伏特。在時變輸入循環的另 一部分中，電容C1則進行充電以償還損失的電荷， 因此在輸出端vout一old的電壓將具有升和降的時變成分，但仍將周期性地提 供低電壓，而之後再提供大於供應電壓的高電壓。此充電/放電動作是熟知的 "泵 (pumping )，， 電答,並且給予泵電路這樣的名稱。
電晶體P2為一對高壓轉移柵極(為簡化目的，另一對稱的高壓轉移柵極 則未顯示)之一。在集成電路中，圖1所示以外的電荷泵電路提供了標示為 vext2的泵提升電壓，而此電壓的峰值可例如為2伏特。電晶體P2為P型金 屬氧化物半導體(PMOS)轉移柵極，而當電壓vext2位於其高電平時，則晶 體管P2耦接泵提升電壓vext2至標示為vpp的節點。為了使vpp可作為集成 電路使用的直流供應電壓，vpp需具有直流穩定電壓電平(steady voltage level )。
電壓vext2將周期性地下降，而耦接至vext2的外接電荷泵電路將需要對 其泵電容再充電。而在那些期間內，PMOS電晶體的柵極P2必需關閉以將節點vpp自泵電壓vext2隔開。為了關閉在輸入的源極/漏極端具有高電壓的 PMOS組件，控制柵極電壓必需增加至接近於前述的高電壓。如同本領域技 術人員所知的，為了關掉PMOS電晶體例如P2，柵極電壓必需位於在源極的 電壓的電晶體臨界電壓Vt (threshold voltage )內的電平。在圖1中，這表示 為了關掉PMOS電晶體柵極P2，控制電路輸出電壓vout_old也必需增加至大 約2伏特。由於可利用的供應電壓僅有1伏特，因此小的泵電容在當P2需關 掉時的那些時段內可用以提高電壓vout—old。在一個典型的具有標準電晶體 尺寸的45奈米半導體製程中，電容Cl可具有在毫微微-法拉(femto-farad; ff)至數微微-法拉(pico-farad; pF )的範圍間的數值。而假使在Cl的輸出 負載(output loading )增加，則電容也可在尺寸上有所增加。
電晶體P3為通過來自輸出節點vout_old的反饋輸入(feedback input)所 控制的PMOS電晶體。電晶體P3耦4妄供應電壓vext3至電容Cl，而當輸出 的vout一old降至臨界值以下時，則打開電晶體P3。電壓vext3可為正常的供 應電壓，但更優選地為交替vext2以形成vpp的外接電荷泵的輸出。當vext2 為2伏特或其高電平時，則vext3將小於該高電平但將仍大於一般的正供應 電壓(在此範例中約為1伏特)，而在此時，反相器INV1開啟了電晶體N1， 以致於電晶體Pl關閉，因此將vout—old下拉至低電平(pull low)，且電容 Cl與輸出隔絕，使得電容C1可經由電壓vext3而進行充電。由於此時INV1 的輸出為高電壓，反相器INV2將此信號反相，並且對電容C1的相對側的薄 板施加低電壓，使電容C1得以充電。當vou^old低時，在轉移柵極電晶體 P2的柵極的電壓也低，因此在這段時間，電壓vext2經由轉移柵極P2而耦接 至供應電壓節點vpp。
當電壓輸入IN為邏輯(logical) "1"或高電壓時，由於輸入信號經由反 相器INV1的反相，因此電晶體Pl將耦接位於電容Cl的輸出端的節點至輸 出端vout—old。而當電壓輸入IN為邏輯"0"或低電壓時，由於反相器INV1 驅動了 N型金屬氧化物半導體(NMOS)電晶體N1的柵極，因此電晶體N1 耦接輸出端vout_old至Vss或接地電壓基準。通過將時變信號結合至電壓輸 入端IN，則輸出電壓vout—old將形成具有大於供應電壓(由於C1的泵動作) 的高電壓以及近乎地電壓的低電壓的時變信號。
當輸入端IN的邏輯為"1"或高電壓時，反相器INV1輸出低電壓，將 NMOS電晶體Nl關閉並且打開PMOS電晶體Pl。在之前循環中充好電的電容C1在來自反相器INV2的柵極薄板現具有正電壓，而由於電容C1已經充
電，此將增加在電容Cl的電壓，且在vout—old的電壓將超過供應電壓，並 增至大約2伏特的電壓。此電壓將關閉PMOS電晶體P3，而2伏特的輸出 電壓vout—old也將關閉轉移柵極電晶體P2。
電晶體P2為一種柵極控制的轉移柵極(gate controlled transfer gate ),其 自外接電荷泵電路而產生電壓vpp，而電壓vpp通過將電荷泵電容耦接至vpp 供應電壓而大於提供至集成電路組件的供應電壓。借著周期性地改變電壓輸 入IN至圖1所示的控制柵極電路，並以一種與外接電荷泵電路的操作同步的 方式進行，則在vpp的電壓可維持在大約2伏特的較高或較低的固定直流電 平。
顯示在圖1中的柵極控制電路和轉移柵極P2僅為一對電路的一半，其以 一種交替的方式操作，以將來自一對電荷泵的泵電壓vext耦接至供應電壓 vpp。而設置外接電荷泵以進行交替，因此當外接電壓vext2位於其高電平時， 則電晶體P2將耦接vpp至vext2;同時，外接電壓vext3將小於其高電平， 而驅動此電壓的泵電容將在此時進行充電。當vext2小於其高電平時，則vext3 將位於其高電平，並且將使用受到如圖1所示的電i 各而以相同方式所設置的 另外的轉移柵極控制電路所控制的另 一轉移柵極電晶體(為求簡化而未顯示) 而耦接至vpp。借著正確地安排時變輸入至上述電路的時間，則電壓節點vpp 可維持在大於板載(on-board )集成電路的可利用的供應電壓的穩定直流電平。
在圖1中，反相器INV1和INV2由一般的供應電壓所供應，該供應電壓 在例如45奈米或32奈米的示範的半導體處理中可大約為1伏特，而用於實 施那些反相器的電晶體可不需要為厚氧化物組件，儘管也可使用厚氧化物組 件。
本領域技術人員當明白MOS電晶體是物理性地架構的，其在源極和漏 極端並無物理結構上的差異，因此那些符號是可任意變換的。所以，名稱"源 極/漏極"可用於本文的說明書或權利要求中，而假使一端標示為"源極/漏極"， 則相同電晶體的電流導通路徑的另一端則可能標示為"漏極/源極"，以使本 文的說明書和權利要求不需受到限制。.同樣地，本領域技術人員將明白儘管 在示範的實施例中，電晶體可被描述為PMOS或NMOS型的MOS電晶體， 然而任何一種的型態均可替換使用。此類交替變換的設置是發明人所熟知的， 並且當預期為所述實施例的額外的實施例，而同樣在權利要求的保護的範圍內。所提供的特定的實施例並非用於限制而用於提供實施例說明的目的。
圖2提供了如圖1中所示的相同的電路，其在某些電晶體的柵極至源極/
漏極電壓均加上標示，以有助於更好地說明在組件上的柵極應力。PMOS晶 體管P2由於在柵極處的電壓和源極上的電壓是不同的，因此容易受到柵極應 力的影響。在圖2中，標示為"net085"的節點位於NMOS電晶體Nl的4冊 極，電晶體N1的漏極則耦接至輸出節點vout一old，而這些點間的電壓差則在 圖式中被標示為"2v2"。電晶體P1的柵極耦接至相同節點"net 085"，其為 反相器INV1的輸出端。電晶體P1的源極/漏極耦接至電容Cl的輸出端的節 點，其^皮標示為"vlold"，而此電壓差則^皮標示為"2vl"。
為使圖1和圖2中熟知的控制柵極電路所造成的柵極應力問題得以更易 於明了，圖3顯示用於具有標準電晶體尺寸的一般的供應電壓和半導體處理 的電壓波形(voltage waveform )。圖3 (a)描述發生於圖2所示的電壓2vl 下的電壓波形；如此圖中可見，當在節點net085的電壓位於低或零伏特的電 平下，在輸出節點"vout一old"的電壓則位於2伏特的電平。對於具有一般組 件尺寸的45奈米或32奈米的一般現有的半導體處理而言，用於組件Nl的 最大的柵極至源極的電壓Vgs小於2伏特，而厚氧化物組件則額定為1.5伏 特正負10%;因此在電壓2vl的2伏特的電平超過了該組件的額定電壓。
圖3 (b)描述在類似的方式中，發生於標示為2v2的電壓附近的波形， 以及位於PMOS電晶體Pl的柵極、源極和漏極的電壓。電晶體Pl的柵極再 次為節點net 085，而電晶體Pl的源極耦接至節點vlold,電晶體Pl的漏極 則耦接至節點vout—old。如圖3(b)可見，當電晶體Pl的柵極端的電壓位於 近乎零伏特的低電平，源極與漏極則位於大約2伏特的電平。如此，組件P1 也再次同樣容易遭受超過用於該組件的額定電壓的柵極至源極的電壓Vgs的 影響。
圖3 (c)描述在發生於標示為2v3的電壓附近的波形，以及位於PMOS 電晶體P2的節點vout—old和vpp的電壓。P2為具有在柵極處標示有vout—old 的輸出電壓以及在漏極處有電壓vpp的PMOS電晶體。如圖3(c)所示的波 形中可見，當vout一old在低電平時，則該電壓差2v3再次大約為2伏特(vpp -vout—old),這也是在PMOS電晶體P2處的柵極至源極的電壓Vgs。因此對 於該轉移柵極P2，其具有因柵極至源極的電壓Vgs也超過了組件額度的事實 所引起的電壓應力。圖4顯示轉移柵極及轉移柵極控制電路的示範實施例，其結合了本發明
的有利的特徵。在圖4中，電晶體P2再次以PMOS轉移柵極為例，其耦接 了泵電壓vext至板載(on-board)供應電壓vpp，直流穩定電壓設計為例如大 約2伏特，且大於任何在該集成電路可利用的供應電壓。轉移柵極電晶體P2 由在圖4中標示為"vout"的位於其柵極端的電壓所控制。電晶體P2、 Pl、 Nl、和電容Cl、電晶體P3以及反相器INV1和INV2耦接在一起，並且以 如圖1所示的現有電路的一般方法進行搡作。輸入信號IN也同樣為時變信號。 圖4中的電晶體也優選地是如使用矩形的柵極符號所指示的厚氧化物晶體 管，以增加其可靠度。
在圖4中，所示的電壓箝制電路(voltage clamp circuit) CLAMP2耦接 於電晶體Nl的源才及/漏極與輸出電壓vout之間。CLAMP2可例如為圖4的示 範實施例中示為單一二極體連接形式的NMOS電晶體(single diode-connected NMOS transistor) N2 ，而可替換地，也能使用 一 系列此類的電晶體，因為對 於NMOS電晶體N2而言，柵極和漏極是連接在一起的，而電晶體N2將提 供介於vout與NMOS電晶體N1的漏極間的電流路徑，以使得當穿越電晶體 N2的漏極至源極的電壓Vds大於電晶體N2的臨界電壓Vt時，則電流將流 通(電晶體N2將開啟)，且之後電壓vout將箝制至電晶體Nl的漏極至源極 的電壓Vds值，且二極體連接形式的電晶體N2的臨界電壓將降低。Vout不 能降低至最小電壓，因此控制電路的輸出vout可認為被"箝制"至該電壓。 圖4中的電晶體Nl的漏極的電壓被標示為net_vclamp,其為箝制電晶體N2 的源極的電壓。由於箝制的電路CLAMP2提供了自vout的二極體壓降(diode drop),在N1的源極/漏極的電壓不再升至2伏特，而在示範的半導體處理中 替換成大約1.55伏特的電壓。因此，當電晶體Nl的柵極電壓為低電壓，大 約為零伏特時，則在net—vclamp處的源極/漏極電壓被箝制至約1.55伏特，且 漏極至柵極的電壓Vdg的最大值約為1.55伏特，這是在NMOS電晶體Nl(為 厚氧化物組件)的額定操作的範圍內。注意，儘管二極體連接形式的電晶體 N2以描述於圖4中的特別的範例而使用於CLAMP2電路中，該箝制電路也 可由二極體替代二極體連接形式的電晶體，而如果需要的話，並可使用一個 以上的組件以調節經過箝制的壓降至不同的電壓，而箝制的目的是通過降低 在Nl的漏極端的最大電壓以減輕在NMOS電晶體Nl的電壓應力。再者， 如以下所述詳細說明的，CLAMP2操作以有利於避免節點vout降低太多。在圖4所描述的實施方式的示範實施例中提供了第二箝制電路。所示的
電路CLAMPl具有一連串的二極體構件耦接在一起，而該特別的實施例中使 用了三個PMOS厚氧化物電晶體P4、 P5和P6。然而，更多或更少的二極體 (此處指二極體連接形式的電晶體)也可依照需求而用以調節經過箝制電路 CLAMP1的壓降。如圖所示，儘管通常的作法是使用具有柵極和漏極端耦接 在一起的電晶體而形成二極體連接形式的電晶體，然而實際的二極體也可作 為替換的實施例使用。
操作CLAMP1以控制PMOS電晶體Pl的漏極至柵極的電壓Vdg。在源 極/漏極端的電壓vl通過三個二極體連接形式的PMOS電晶體P6、 P5和P4 而箝制至柵極端的電壓net—v2。也同樣提供第二泵電容C2。 Pl的柵極的電壓 無法大於三個低於Pl的源極/漏極電壓的二極體壓降，因為當在柵極(圖4 中標示為net一v2處)的電壓降低時，箝制的二極體將變成順向偏壓(forward biased)並且將兩個節點連接在一起，從而箝制漏極至柵極的電壓Vdg至大 約1伏特(3臨界電壓(3Vt))。此箝制的動作減低了在圖4的電晶體Pl上 的柵極應力，其超過圖1的現有電路中的電晶體P1的柵極應力，允許了 Pl 的漏極至柵極的電壓Vdg至約2伏特，其大於電晶體Pl的額定操作範圍。
在圖4中，除了箝制電路CLAMPl和CLAMP2外，也顯示了第二泵電 容C2,而當電晶體Pl關閉時，該電容將在電晶體Pl的柵極提供升壓電壓 (boosted voltage )。這樣的方式是有利的，因為其避免了假使在節點vl的源 極/漏極的電壓高約2伏特時而意外地開啟電晶體Pl ，因為泵電容C2增加了 在net—v2上的電壓至約2伏特。
在圖4中增加了電路CLAMP2具有相對於現有電路的更進一步的好處。 轉移柵極P2針對P2的柵極端的控制電壓vout而提供了輸出電壓vpp，而當 使用現有方法時，轉移柵極P2仍遭受柵極電壓應力。在圖4中，其所示的示 範實施例也減輕了在電晶體Pl上的應力，因為輸出電壓vout不能低至高於 地電壓(ground)的二極體壓降(diode drop ),因此目前在P2的柵極端的最 低電壓則高於先前的，而在使用典型尺寸的電晶體的示範半導體處理中約為 0.45伏特。位於電晶體P2的漏極處的電壓vpp約為2伏特，因此漏極至柵極 的電壓Vdg現約為1.55伏特，而該電壓則再次位於PMOS電晶體P2 (再次 為厚氧化物組件)的額定4喿作的範圍內。
在圖4中，電晶體P1、 N1和P3、箝制電路CLAMPl和CLAMP2、反相器INV1和INV2、以及泵電容C1和C2被一同顯示為柵極控制電路GC。 這些電路當中的兩個可利用兩個轉移柵極(例如P2),以將一對電荷泵輸出 電壓之一交替耦接至板載電壓(on-board voltage),例如vpp。可選擇時變的 輸入信號，以使得電路可交替地循環操作而提供穩定的電壓至板載供應節點。
圖5進一步顯示圖示了描述於圖4中的實施例的有利操作的電壓波形。 在圖5中，在圖5 (a)中圖示的電壓波形描述了圖4的電晶體Nl附近的節 點。在圖5 (a)中，位於電晶體N1的柵極端的電壓為波形net 40，而位於晶 體管Nl的漏極端的電壓為標示"vout"的波形。這些波形對應於在圖4中示 出的示範實施例的執行中，在同樣標號的節點處隨著時間所觀察到的電壓。
在圖5 (a)所示的時間為605.9納秒(nanosecond)時(圖形記錄開始 於時間為600納秒(ns )時)，最終的vout的最大電壓值為1.5425伏特，而 此時在柵極處的值(net 40處)約為0伏特，因此電壓Vgd約為1.55伏特。 當相較於圖3 (a)所示的圖1和圖2現有技術的電路的電晶體Nl上的柵極 應力的波形，其現有技術電路的電壓Vgd約為2伏特。因此所示的實施例的 使用有利於減輕柵極應力電壓約25%。更值得注意的是，最大的柵極至源極 電壓減小至組件的額定操作範圍內的電壓，而大大地降低了由於柵極應力效 應所造成的失效的可能性。
圖5 (b)中，其顯示PMOS電晶體Pl附近的節點的波形。電晶體Pl 的柵極在圖4所示的示範實施方式中耦接於節點net—v2，而節點vl則耦接於 電晶體Pl的源極/漏4及。在時間為604.8納秒時(圖形記錄開始於圖5(b) 的起始點的時間600納秒時)，net—v2為電壓0.86伏特，當漏極電壓在此時 約為1.88伏特時，則電壓Vdg約為1.02伏特。將此波形相較於圖3 (b)的 電壓2v2，其可示出所述的實施例的使用將現有技術對於電晶體Pl自2.0伏 特的應力電壓改善至1.02伏特。更重要的是，該電壓現良好地在組件P1的 額定操作電壓的範圍內。
圖5 (c)圖示位於轉移柵極P2的柵極以及漏極/源極輸出端的電壓的電 壓波形。在圖5 (c)中，電晶體P1的柵極的電壓vout的最低點顯示在時間 為607.76納秒時(圖形記錄開始於圖5(c)的起始點的時間600納秒時)的 電壓為0.45351伏特，而在此時，為直流穩態供應電壓的輸出電壓vpp約為 2.0伏特，因此電壓Vdg約為1.55伏特，這再次顯著低於在圖2所示的轉移 柵極組件在圖3 (c)所示的對應的電壓差。在現有技術的波形中，電壓2v3為大於組件的額定操作範圍的2.0伏特。所述實施例的電路的使用有益地降 低了相較於現有技術的電路在轉移柵極電晶體P2的應力。
圖6圖示一簡易框圖，集成電路IC1具有提供自一對轉移柵極組件PSA 和P2B的板載電壓vpp,每一轉移柵極接收外接的高電壓(標示為vext2、 vext3 ),其來自於相對應的電荷泵電路(標示為對應vext3的CP1 ，和對應vext2 的CP2 )。每一轉移柵極具有耦接至其柵極端的控制柵極電路GCA和GCB， 其供應輸出電壓vouta和voutb。'每一柵極控制電路為圖4的柵極控制電路的 一種態樣。
在操作上，電荷泵CP1和CP2通過使用時變信號而以約為1伏特的正常 供應電壓對電容進行充電，以提供外接的高電壓vext3和vext2。輸出的vext3 和vext2將最大約為2伏特，且如上所述，其將周期性地落在此電壓以下。
當vext3為高電壓時，則自柵極控制電路GCB的輸出voutb將為低電壓， 而導致PMOS電晶體P2B的轉移柵極將vext3耦接至板載電壓節點vpp。在 此時，vext2低於最大的2伏特，且電荷泵CP2需重新充電其泵電容。當vext2 為約最高的2伏特，且在vext3已使用一段時間之後，則柵極控制電路GCA 將輸出低電壓至輸出vouta處，導致PMOS電晶體P2A的第二轉移柵極將 vext2耦接至板載電壓節點vpp。而大抵在相同時間，柵極控制電路GCB將 提升輸出電壓voutb至大抵為2伏特的高電壓，導致轉移柵極電晶體P2B關 閉，因此將vext3自節點vpp隔離。這兩個轉移柵極將通過兩個柵極控制電 路以同步交替的方式而開啟或關閉，利用兩電荷泵CP1和CP2的泵操作以在 板載節點vpp提供穩態電壓。將可通過一般包含使用例如矽基板、GaAs作為 起始材料，以及使用摻雜、多晶矽和氧化物沉積、蝕刻和磊晶操作、金屬化 和化學機械研磨以完成電晶體組件的半導體處理而形成集成電路IC1。而集 成電路IC1可包含多種其它包含某些利用節點vpp作為高供應電壓的電路的 形式的電路。
儘管已詳細地闡述本發明及其優點，然而很明顯地，本領域技術人員可 在參考本說明書的情形下而進行多種替代、修改及變更。因此，所附的權利 要求意在不脫離本發明的實際範圍及精神下覆蓋任何這些替代、修改及變更。
再者，本發明的應用範圍並不受限於說明書中所述的特別實施例的方法
可根據本發明而利用和此處所述的對應實施例而執行大抵相同功能或得到大抵相同結果的現有或後續所發展的處理或步驟。因此，所附的權利要求應包 含此類處理或步驟的範圍。
權利要求
1.一種電路裝置，包含輸出，用於控制柵極；第一電晶體，耦接所述輸出至接地電壓電平，所述第一電晶體具有耦接以接收時變輸入信號的柵極，耦接於地的源極/漏極，與耦接至第一節點的漏極/源極；第二電晶體，耦接所述輸出至泵電壓電晶體，所述第二電晶體具有耦接以接收該時變輸入信號的柵極，耦接至該輸出的源極/漏極，與耦接至泵電壓節點的漏極/源極；第三電晶體，將所述泵電壓節點耦接至外接電壓；電容，耦接於反相器驅動器與所述泵電壓節點之間，以周期性地在所述泵電壓節點提供超過所述外接電壓的電壓；第一箝制電路，耦接於所述第二電晶體的所述柵極與所述泵電壓節點之間，用於箝制所述第二電晶體的所述柵極的電壓與所述泵電壓節點的電壓，以使得兩者間的電壓差不超過第一預定電壓；以及第二箝制電路，耦接於所述輸出與所述第一節點之間，用於箝制所述輸出的電壓至所述第一節點的電壓，以使得兩者間的電壓差不超過第二預定電壓。
2. 如權利要求1所述的電路裝置，進一步包含轉移柵極，其耦接以轉移 超過供應電壓的高外接電壓至板載供應節點，並響應於所述輸出。
3. 如權利要求2所述的電路裝置，其中，所述轉移柵極包含MOS晶體 管，而所述MOS電晶體的源極至漏極的電流路徑耦接於所述高外接電壓與 所述板載供應節點之間，且所述MOS電晶體的柵極端耦接至所述輸出。
4. 如權利要求1所述的電路裝置，其中，所述第一電晶體進一步包含 NMOS電晶體。
5. 如權利要求1所述的電路裝置，其中，所述第二箝制電路進一步包含 至少 一個二極體連接形式的電晶體。
6. 如權利要求1所述的電路裝置，其中，所述第一箝制電路進一步包含 二極體。
7. 如權利要求6所述的電路裝置，其中，所述第一箝制電路進一步包含PMOS電晶體。
8. 如權利要求1所述的電路裝置，其中，所述第二箝制電路進一步包含二極體。 '
9. 如權利要求8所述的電路裝置，其中，所述第二箝制電路進一步包含 二極體連接形式的電晶體。
10. 如權利要求1所述的電路裝置，其中，至少所述第一及第二電晶體 是厚柵極氧化物電晶體。
11. 如權利要求1所述的電路裝置，其中，所述電容為電容連接式晶體 管，所述電容連接式電晶體具有形成所述電容的第一薄板的柵極，以及形成 所述電容的第二薄板的溝道區。
12. 如權利要求1所述的電路裝置，其中，所述輸出具有大抵為2伏特 的高電平。
13. 如權利要求1所述的電路裝置，其中，所述第二箝制電路與所述第 一電晶體包含在所述輸出之一提供最'J 、低電壓電平的電流路徑。
14. 一種集成電路，具有板載電壓，所述集成電路包含 電荷泵，用於周期性地提供超過供應電壓的高外接電壓；轉移柵極，耦接自所述高外接電壓以提供所述板載電壓，並響應於控制 信號；以及柵極控制電路，用於提供所述控制信號，所述柵極控制電路包含第一電晶體，耦接所述控制信號至接地電壓電平，所述第一電晶體具有耦接以接收時變輸入信號的柵極，耦接於地的源極/漏極，與耦接至 第一節點的漏極/源極；第二電晶體，耦接所述控制信號至泵電壓節點，所述第二電晶體具有耦接以接收所述時變輸入信號的柵極，耦接至所述控制信號的源極/漏極，與耦接至所述泵電壓節點的漏極/源極；第三電晶體，將所述泵電壓節點耦接至外接電壓；電容，耦接於反相器驅動器與所述泵電壓節點之間，以周期性地在所述泵電壓節點提供超過所述供應電壓的電壓；第 一箝制電路，耦接於所述第二電晶體的柵極與所述泵電壓節點之間，用於箝制所述第二電晶體的柵極的電壓與所述泵電壓節點的電壓，以使得兩者間的電壓差不超過第一預定電壓；及第二箝制電路，耦接於所述控制信號與所述第一節點之間，用於箝 制所述控制信號的電壓至所述第一節點的電壓，以使得兩者間的電壓差 不超過第二預定電壓。
全文摘要
公開了一種在組件上具有減低電壓應力的柵極控制輸出電路的電路。在用於供應輸出以控制轉移柵極的金屬氧化物半導體電晶體的電路中，提供第一和第二箝制電路。第一箝制電路可確保耦接泵電壓至輸出的P型金屬氧化物半導體電晶體的柵極和源極/漏極與漏極/源極之間的電壓不超過預定電壓，而第二箝制電路則可確保在N型金屬氧化物半導體電晶體的柵極與耦接於該N型金屬氧化物半導體電晶體的漏極/源極的輸出間的電壓不超過預定量。上述箝制電路可通過確保介於柵極與源極/漏極和漏極/源極端之間的電壓不超過預定的電壓，而避免電晶體的柵極應力的問題。
文檔編號H03K17/687GK101594137SQ20091013453
公開日2009年12月2日 申請日期2009年4月15日 優先權日2008年4月15日
發明者張泰亨 申請人:臺灣積體電路製造股份有限公司