具有省電控制的展頻時鐘產生電路的製作方法

2023-06-02 20:10:06

專利名稱：具有省電控制的展頻時鐘產生電路的製作方法
技術領域：
本發明涉及一種展頻時鐘產生電路，且特別涉及一種具有省電控制的展頻時鐘產 生電路。
背景技術：
為了滿足各種電磁幹擾(ElectronicMagnetic Interference，EMI)的規定，展頻 時鐘技術目前已成為電子系統設計時經常採用的技術，其目的在於減少系統所產生的電磁 波頻譜中峰值的能量，使之分布至較廣的頻帶之中而能使電子系統的電磁波頻譜合乎EMI 的規定。尤其對於可攜式裝置來說，往往會利用到高頻時鐘及需要裝置內的各個組件作高 度的整合。若依賴電容或金屬遮蔽之類的傳統降低EMI的方式，將不足以符合可攜式裝置 輕便的設計原則及增加不少成本。而展頻時鐘技術只需要對電子系統在電路上作少量的 改變即可達成符合EMI的規定。在實際操作中，需要使用展頻時鐘產生器(SSCG，spread spectrum clock generator)，將輸入時鐘信號展頻為展頻的輸出時鐘信號。展頻時鐘產 生器熟知的實際操作方式以鎖相迴路為基礎，通過隨時間改變鎖相迴路中除頻電路控制參 數，進而改變輸出信號的頻率。這種熟知的展頻時鐘產生器的缺點在於電路複雜度高且電 路成本高；而且因為需要除頻，輸入時鐘信號的頻率不能太高。此外，為了節能的需求，電子裝置的設計均朝著低耗能的方向發展。因此，已熟知 的時鐘信號展頻產生電路，有待改進以使其能有效地將時鐘信號展頻，以降低EMI問題，但 其電路複雜度不高且電路成本能降低，並能兼顧省電的目的。

發明內容
本發明涉及一種具有省電控制的展頻時鐘產生電路，其將輸入時鐘信號延遲為多 個延遲時鐘，通過組合這些延遲時鐘來達到展頻的效果以產生輸出時鐘信號，可作為電子 系統的時鐘信號源，以降低電子系統的EMI問題。而且展頻時鐘產生電路在產生這些延遲 時鐘以產生輸出時鐘信號時具有省電控制，能有效降低功率消耗。此外，在一個實例中，展 頻時鐘產生電路還可調變為具有提供多種展頻比率(spread ratio)的電路。根據本發明，提出一種時鐘展頻產生電路，用於將輸入時鐘信號展頻成輸出時鐘 信號，時鐘信號展頻產生電路包括時鐘延遲鏈模塊、時鐘選擇及輸出單元以及控制單元。 時鐘延遲鏈模塊，包括多個時鐘延遲鏈，各個時鐘信號延遲鏈包括多個延遲單元，時鐘延遲 鏈模塊用於將該輸入時鐘信號延遲以產生延遲時鐘信號群，延遲時鐘信號群包括多個延遲 時鐘信號。時鐘選擇及輸出單元，用於選擇性地根據延遲時鐘信號群，產生輸出時鐘信號。 控制單元，耦接至時鐘延遲鏈模塊及時鐘選擇及輸出單元，控制單元依據輸出時鐘信號產 生多個計數器信號以及依據這些計數器信號產生多個省電控制信號，其中，時鐘選擇及輸 出單元依據這些計數器信號，將這些延遲時鐘信號組合成輸出時鐘信號。時鐘延遲鏈模塊 依據省電控制信號選擇性地開啟這些時鐘延遲鏈。
根據本發明的時鐘展頻產生電路，在一種實施方式中，時鐘延遲鏈模塊進一步包 括多個選擇單元，用於耦接多個時鐘延遲鏈以形成串聯結構，其中多個選擇單元依據多個 省電控制信號選擇性地開啟多個時鐘延遲鏈，以產生延遲時鐘信號群。根據本發明的時鐘展頻產生電路，在一種實施方式中，控制單元產生多個省電控 制信號以控制形成串聯結構的多個時鐘延遲鏈依次逐一開啟。根據本發明的時鐘展頻產生電路，在一種實施方式中，控制單元產生多個省電控 制信號以控制形成串聯結構的多個時鐘延遲鏈依次逐一開啟後，又反序逐一關閉，以產生 延遲時鐘信號群。根據本發明的時鐘展頻產生電路，在一種實施方式中，控制單元依據輸出時鐘信 號及展頻比率選擇值產生多個計數器信號、依據多個計數器信號及展頻比率選擇值產生多 個省電控制信號以及依據展頻比率選擇值產生至少一個展頻比率設定信號，其中，時鐘延 遲鏈模塊依據展頻比率設定信號選擇多個時鐘延遲鏈中至少二個時鐘延遲鏈形成對應於 展頻比率選擇值的時鐘延遲鏈迴路，以產生延遲時鐘信號群。根據本發明的時鐘展頻產生電路，在一種實施方式中，控制單元產生多個省電控 制信號以控制時鐘延遲鏈迴路的各時鐘延遲鏈依次逐一開啟，以產生輸出時鐘信號。根據本發明的時鐘展頻產生電路，在一種實施方式中，控制單元產生多個省電控 制信號以控制時鐘延遲鏈迴路的各時鐘延遲鏈依次逐一開啟後，又反序逐一關閉，以產生 輸出時鐘信號。根據本發明的時鐘展頻產生電路，在一種實施方式中，時鐘延遲鏈模塊進一步包 括多個第一選擇單元，用於耦接多個時鐘延遲鏈以使多個時鐘延遲鏈形成串聯結構；多 個第二選擇單元，用於耦接多個時鐘延遲鏈的串聯結構中一個時鐘延遲鏈的輸出端與不相 鄰的另一時鐘延遲鏈的輸入端；其中多個第一選擇單元及多個第二選擇單元，依據多個省 電控制信號及至少一個展頻比率設定信號，選擇多個時鐘延遲鏈中至少二個時鐘延遲鏈形 成對應於展頻比率選擇值的時鐘延遲鏈迴路，以產生延遲時鐘信號群。根據本發明的時鐘展頻產生電路，在一種實施方式中，控制單元產生多個省電控 制信號以控制時鐘延遲鏈迴路的各時鐘延遲鏈依次逐一開啟，以產生輸出時鐘信號。根據本發明的時鐘展頻產生電路，在一種實施方式中，控制單元產生多個省電控 制信號以控制時鐘延遲鏈迴路的各時鐘延遲鏈依次逐一開啟後，又反序逐一關閉，以產生 輸出時鐘信號。根據本發明的時鐘展頻產生電路，在一種實施方式中，串聯結構包括N個時鐘延 遲鏈，多個時鐘延遲鏈在串聯結構中依順序視為第一時鐘延遲鏈至第N時鐘延遲鏈；其 中，對應於展頻比率選擇值的時鐘延遲鏈迴路包括第一時鐘延遲鏈至第ρ時鐘延遲鏈以及 第N-p+1時鐘延遲鏈至第N時鐘延遲鏈，其中，N為2的倍數，1彡ρ彡N/2。根據本發明的時鐘展頻產生電路，在一種實施方式中，多個計數器信號包括第一 計數器信號，控制單元產生第一計數器信號，以表示循環地從第一起始值依次計數至第一 終止值後倒數回第一起始值；其中，控制單元依據第一計數器信號產生多個省電控制信號 以控制時鐘延遲鏈迴路的各時鐘延遲鏈循環地依次逐一開啟後，又反序逐一關閉，以產生 輸出時鐘信號。 根據本發明的時鐘展頻產生電路，在一種實施方式中，控制單元依據格雷碼產生第一計數器信號。
根據本發明的時鐘展頻產生電路，在一種實施方式中，多個計數器信號包括第二 計數器信號，控制單元產生第二計數器信號，當第一計數器信號代表第一起始值時，第二計 數器信號用於表示從第二起始值依次計數至第二終止值，當第一計數器信號代表第一起始 值的下一數值時，第二計數器信號用於表示從第二終止值倒數回第一起始值；其中，時鐘選 擇及輸出單元依據第一計數器信號及第二計數器信號，將多個延遲時鐘信號組合成輸出時 鍾信號。根據本發明的時鐘展頻產生電路，在一種實施方式中，控制單元依據格雷碼產生 第二計數器信號。根據本發明的時鐘展頻產生電路，在一種實施方式中，各個時鐘延遲鏈包括依次 耦接的多個延遲單元，各個延遲單元產生延遲時鐘信號群中的延遲時鐘信號。根據本發明的時鐘展頻產生電路，在一種實施方式中，各個時鐘延遲鏈包括第一 子時鐘延遲鏈，包括K個依次耦接的延遲單元，其中第一子時鐘延遲連結收時鐘信號，多個 延遲單元中的奇數個延遲單元用於輸出K/2個延遲時鐘信號；以及第二子時鐘延遲鏈，包 括K個依次耦接的延遲單元，其中第二子時鐘延遲連結收時鐘信號的反相信號，多個延遲 單元中的偶數個延遲單元用於輸出K/2個延遲時鐘信號；其中，延遲時鐘信號群包括第一 子時鐘延遲鏈輸出的K/2個延遲時鐘信號以及第二子時鐘延遲鏈輸出的K/2個延遲時鐘信 號。根據本發明的時鐘展頻產生電路，在一種實施方式中，各個延遲單元為反相器，時 鍾延遲鏈模塊進一步包括栓鎖器，用於依據輸入時鐘信號及輸入時鐘信號的反相信號，輸 出同步的輸入時鐘信號及輸入時鐘信號的同步反相信號供給多個時鐘延遲鏈中的第一時 鍾延遲鏈。為使本發明的上述內容能更明顯易懂，下文特舉優選實施例，並結合附圖，作詳細 說明如下


圖1為根據本發明的時鐘信號展頻產生電路的第一實施例的方塊圖。圖2為依照本發明時鐘延遲鏈模塊的一個實施例的方塊圖。圖3為依照本發明的時鐘信號展頻產生電路的第二實施例的方塊圖。圖4A及圖4B為依照本發明第二實施例的時鐘信號展頻產生電路的時鐘延遲鏈模 塊的兩個實施例的方塊圖。圖5A至圖5D分別示出圖4B的時鐘延遲鏈模塊的選擇單元組合的四種不同的實 施例的方塊圖。圖6示出圖4B的時鐘延遲鏈模塊操作於一個展頻比率時，控制單元所產生的信號 的時序圖。圖7示出圖4B的時鐘延遲鏈模塊操作於另一個展頻比率時，控制單元所產生的信 號的時序圖。圖8為依照本發明第二實施例的時鐘信號展頻產生電路的時鐘延遲鏈模塊的另 一個實施例的部分方塊圖。
圖9A顯示計數值變化的時序圖。圖9B示意根據計數值來組合出輸出時鐘信號。圖10顯示輸出時鐘信號的周期與相位移。圖11顯示輸出時鐘信號的頻率。圖12及圖13分別顯示當調變波形為指數型波形時的輸出時鐘信號的周期與相位移以及頻率。圖14示出比較兩種不同實施例的輸出時鐘信號的周期隨時間的變化圖。圖15示出比較兩種不同實施例的輸出時鐘信號的時鐘周期分布對周期變化的關 系圖。
具體實施例方式在本發明的實施例中，展頻時鐘產生電路將輸入時鐘延遲以產生多個延遲時鐘信 號，選擇這些延遲時鐘信號的一部分並將其組合成一個隨時間變化的輸出時鐘信號。因此， 電路複雜度得以簡化。再者，多個延遲時鐘信號由多個時鐘延遲鏈所產生，展頻時鐘產生 電路在運作時，適當地分别致能或禁能這些時鐘延遲鏈，使得展頻時鐘產生電路不但能從 這些時鐘延遲鏈取得需要的延遲時鐘信號以產生輸出時鐘信號，而且又能有效降低功率消
^^ ο第一實施例請參照圖1示出的根據本發明第一實施例的時鐘信號展頻產生電路的方塊圖。如 圖1所示，時鐘展頻產生電路100，用於將輸入時鐘信號CLK_IN展頻成輸出時鐘信號CLK_ OUT。時鐘信號展頻產生電路100包括時鐘延遲鏈模塊110、時鐘選擇及輸出單元130以 及控制單元150。時鐘延遲鏈模塊110用於將輸入時鐘信號CLK_IN延遲以產生包括多個延遲時鐘 信號CKO至CK(P-I)的延遲時鐘信號群，其中P為正整數。時鐘延遲鏈模塊110包括多個 時鐘延遲鏈(delay chain)，例如圖2所示的時鐘延遲鏈模塊210包括時鐘延遲鏈211_1 至211_N。各個時鐘延遲鏈包括多個延遲單元(delay unit)，能產生相位不同的延遲時鐘 信號，例如M個相位不同的延遲時鐘信號。因此，圖2所示的電路總共能產生MXN個相位 不同的延遲時鐘信號，其中P = MXN0在一個實例中，時鐘延遲鏈包括多個串接的延遲單元，各延遲單元輸出一個延遲 時鐘信號。例如，時鐘延遲鏈211_1分別產生延遲時鐘信號CKO至CK(M-I)，其中延遲時鐘 信號CKO是輸入時鐘信號CLK_IN。至於其他的時鐘延遲鏈，也可依此類推。延遲單元例如 為邏輯閘，例如由兩個反相器串接而成的延遲組件、緩衝器(buffer)，或是由RC電路或MOS 電路組成。延遲單元可為模擬電路或數字電路。時鐘選擇及輸出單元130，用於選擇性地將延遲時鐘信號群組合成輸出時鐘信號 CLK_0UT。輸出時鐘信號CLK_0UT是輸入時鐘信號CLK_IN經展頻後所得的時鐘信號，它的 頻率及周期都隨時間而改變。更進一步而言，時鐘選擇及輸出單元130根據不斷變化的計 數值，從延遲時鐘信號群中依次選擇不同相位的時鐘信號，將其組合成輸出時鐘信號CLK_ OUT。上述的計數值由控制單元150所產生。控制單元150耦接至時鐘延遲鏈模塊110及時鐘選擇及輸出單元130。由於時鐘延遲鏈模塊110的時鐘延遲鏈會消耗大量功率，時鐘 延遲鏈使用得越多，不同相位的時鐘信號產生就會愈多，相對的功率消耗也愈多。因此，控 制單元150依據輸出時鐘信號CLK_OUT產生多個計數器信號給時鐘選擇及輸出單元130使 用之外，又依據這些計數器信號產生至少一個省電控制信號SP，讓時鐘延遲鏈模塊110依 據省電控制信號SP選擇性地開啟這些時鐘延遲鏈，以達到省電的目的。
多個計數器信號例如為第一計數器信號CNTl及第二計數器信號CNT2。在一個實 施例中，控制單元150包括一個或多個計數器，例如可程序化計數器，以產生第一計數器信 號CNTl及第二計數器信號CNT2。第一計數器信號CNTl代表著計數值CVl，並關聯到N個 時鐘延遲鏈之一。第二計數器信號CNT2代表另一計數值CV2，並關聯到時鐘延遲鏈中的一 個延遲時鐘信號。例如前述圖2的實例，N個時鐘延遲鏈各自都產生M個延遲時鐘信號，因 此第一計數器信號CNTl及第二計數器信號CNT2可用於關聯到時鐘延遲鏈模塊110中的一 個時鐘延遲鏈中的延遲時鐘信號。由此，時鐘選擇及輸出單元130根據第一計數器信號CNTl及第二計數器信號 CNT2，從延遲時鐘信號群中依次選擇不同相位的時鐘信號，將其組合成輸出時鐘信號CLK_ OUT。有關時鐘選擇及輸出單元130如何產生輸出時鐘信號CLK_0UT，將在下文中舉例詳細 說明。而計數值CVl及CV2可以有多種變化模式，比如，(1)上下循環(up down recycle) 模式，如計數值 CV2 的變化為0 — 1 — . . . M-2 — M-I — M-2. . . 1 — 0 — 1. . . ； (2)上前 循環(up forwardrecycle)模式，如計數值CV2 的變化為0 — 1 — . .. M-2 — M-1 — 0 — 1... M-2 — M-I — 0. . . ； (3)下後循環(downbackward recycle)模式，如計數值CV2的變化為 M-I — M-2 — ... 1 — 0 — M-I — M-2 — ... 1 — 0。此外，計數值 CVl 及 CV2 的格式可為格 雷碼(gray code)，以有效避免突波(glitch)。計數值CVl及CV2分別具有Kl及K2個位 元，而Kl及K2皆為正整數且2K1彡N及2K2彡M0若上述實例N個時鐘延遲鏈各自都產生 M個延遲時鐘信號，則N = 2K1及M = 2Κ2。省電控制信號SP由控制單元150依據計數器信號而產生，使時鐘延遲鏈模塊110 能配合時鐘選擇及輸出單元130的運作，提供合適的延遲時鐘信號的同時又能節省時鐘延 遲鏈的功率消耗。例如圖2所示，時鐘延遲鏈模塊210進一步包括多個選擇單元213_1至 213_(N-I)，用於耦接時鐘延遲鏈之間以形成串聯結構，其中這些選擇單元依據省電控制信 號SPl至SP(N-I)選擇性地開啟這些時鐘延遲鏈，以產生延遲時鐘信號群。選擇單元例如 是邏輯間、開關、多任務器或反多任務器或其組合。時鐘選擇及輸出單元130產生輸出時鐘 信號CLK_0UT時，對於某一計數值CVl及CV2，只有選擇及利用時鐘延遲鏈模塊110所產生 的延遲時鐘信號CKO至CK(P-I)中的部分。例如，依據計數值CVl及CV2的變化需要，目前 只需要依次選擇時鐘延遲鏈211_2所產生的M個延遲時鐘信號以產生輸出時鐘信號CLK_ OUT，而接下來所需要選擇的是下一個時鐘延遲鏈211_3，依此類推。因此就目前對延遲信號 的需求而言，並不需要使用時鐘延遲鏈211_4至產生的延遲時鐘信號，因此可先使 時鐘延遲鏈211_4至211_Ν禁能，以免消耗功率。至於依據計數值CVl及CV2的各種變化 模式，在其他實施例中，也可依上述實例類推以禁能目前不需要開啟的時鐘延遲鏈。因此， 依據本發明上述實例，可設計控制單元150依據計數值CVl及CV2的變化需要，產生省電控 制信號SPl至SP(N-I)，使時鐘延遲鏈模塊110據以在適當時間，逐一開啟或關閉相對應的時鐘延遲鏈以產生時鐘選擇及輸出單元130所需要的延遲時鐘信號，以達到降低功率消耗 的目的。第二實施例請參照圖3，本發明進一步提出時鐘信號展頻產生電路的第二實施例，其與上述第 一實施例的時鐘信號展頻產生電路100的差別在於前者還具有可改變展頻比率的結構及 運作模式。以下就圖3中，時鐘信號展頻產生電路300的時鐘延遲鏈模塊310及控制單元 350產生的信號進行說明。如圖4A所示為第二實施例的時鐘信號展頻產生電路300的時鐘延遲鏈模塊310 的實施例。在圖4A中的時鐘延遲鏈模塊410A與圖2中時鐘延遲鏈模塊210的差異在於前 者還包括至少一個跨接不相鄰時鐘延遲鏈的選擇單元414，以及通過選擇單元414，413_1 至413_(N-I)能選擇至少兩個時鐘延遲鏈以形成時鐘延遲鏈迴路，以產生多個延遲時鐘信 號，及供給時鐘選擇及輸出單元130以產生對應到某一展頻比率的輸出時鐘信號CLK_0UT。 例如圖3中，時鐘延遲鏈模塊310依據控制單元350的省電控制信號SP，依次使用時鐘延遲 鏈211_1至211_N，能產生對應到一個展頻比率的輸出時鐘信號CLK_0UT。在另一個展頻比 率下，通過控制單元350開啟選擇單元414，令時鐘延遲鏈211_1與211_N，以形成時鐘延遲 鏈迴路，以產生對應到該展頻比率的輸出時鐘信號CLK_0UT。而選擇單元414由控制單元350所產生的展頻比率設定信號SR來控制。控制單 元350依據輸出時鐘信號CLK_0UT及展頻比率選擇值RSV產生計數器信號，如上述的計數 器信號CNTl及CNT2。此外，控制單元350依據這些計數器信號及展頻比率選擇值RSV產生 省電控制信號SP。且控制單元350依據展頻比率選擇值RSV產生至少一個展頻比率設定信 號SR。如圖4B所示為第二實施例的時鐘信號展頻產生電路300的時鐘延遲鏈模塊310 的另一實施例。在圖4B中，時鐘延遲鏈模塊410B包括8個時鐘延遲鏈211_1至211_8、選 擇單元413_1至413_7以及選擇單元415_1至415_3。選擇單元413_1至413_7用於耦接 相鄰的時鐘延遲鏈以形成串聯結構。而選擇單元415_1至415_3則用於耦接這些時鐘延遲 鏈組成的串聯結構中一個時鐘延遲鏈的輸出端與不相鄰的另一個時鐘延遲鏈的輸入端，如 時鐘延遲鏈211_1與211_8通過選擇單元415_1而得以耦接。選擇單元413_1至413_7由省電控制信號SPl至SP7所控制。選擇單元415_1至 415_3由展頻比率設定信號SRl至SR3所控制。而圖4B中的標號SPbl代表省電控制信號 SPl的反相信號，標號SRbl指展頻比率設定信號SRl的反相信號。至於選擇單元的結構及 運作，例如圖4B所示，選擇單元413_1由兩個開關組件組成，分別由控制信號及其反相的信 號控制，當其中之一打開時，另一則閉合。而開啟時鐘延遲鏈211_2就是指省電控制信號 SPl代表致能，令時鐘延遲鏈211_1的輸出端的時鐘信號輸出至時鐘延遲鏈211_2的輸入 端。反之，關閉時鐘延遲鏈211_2就是指省電控制信號SPl代表禁能，令時鐘延遲鏈211_2 的輸入端接到固定的邏輯準位，例如接地。在其他實例中，選擇單元413_1可以以其他邏輯 電路如邏輯閘、多任務器或反多任務器或上述組件的組合實現。至於其他的選擇單元的結 構及運作可依此類推。 此外，圖4B中選擇單元413_1至413_7以及選擇單元415_1至415_3隻是一種範 例而已，在實際操作時，該技術領域中的普通技術人員可採用其他的方式以不同的選擇單元來實施。例如在圖4B中，可將選擇單元413_1、415_1、413_7視為選擇單元組合450_1， 由其他邏輯電路，如邏輯間、多任務器或反多任務器或上述組件的組合實現。如圖5A至5D 分別示出4種不同的實現選擇單元組合450_1的實例。至於其他的選擇單元組合450_2及 450_3也可依此類推，以不同方式實現。通過省電控制信號SPl至SP7及展頻比率設定信號SRl至SR3的控制，時鐘延遲鏈 模塊410B能提供4種不同的時鐘延遲鏈迴路(1)時鐘延遲鏈211_1至211_8、(2)時鐘延 遲鏈 211_1 至 211_3 及 211_6 至 211_8、(3)時鐘延遲鏈 211_1 至 211_2 及 211_7 至 211_8、 (4)時鐘延遲鏈211_1及211_8。這4種不同的時鐘延遲鏈迴路可用於產生對應到4種不 同展頻比率的輸出時鐘信號CLK_0UT。此外，時鐘延遲鏈模塊410B能對相對應的時鐘延遲 鏈迴路作出省電控制，以降低消耗功率。以下就以圖4B的實施例，8個時鐘延遲鏈各輸出8個不同的相位的延遲時鐘信號 為例，說明對應到兩種不同展頻比率的時鐘延遲鏈迴路的運作。時鐘延遲鏈模塊410B提供的第一時鐘延遲鏈迴路由時鐘延遲鏈211_1至211_8 組成，並對應到一個展頻比率。請參照圖6，示出圖4B的時鐘延遲鏈模塊操作時，控制單元 所產生的計數器信號、省電控制信號及展頻比率設定信號的時序圖。展頻比率選擇值RSV 可以設計為一個數值，例如4，而展頻比率設定信號SRl至SR3，可據此數值例如皆設定為低 準位(OV)，使時鐘延遲鏈211_1至211_8能組成一個時鐘延遲鏈迴路。此外，對應到展頻比率選擇值RSV為4，控制單元350依據輸出時鐘信號CLK_0UT 產生第一及第二計數器信號CNTl和CNT2。第一計數器信號CNTl代表著計數值CVl從一個 數值依次計數至另一數值然後再倒數回原來的數值，以令時鐘延遲鏈211_1至211_8所組 成的時鐘延遲鏈迴路的各時鐘延遲鏈依次逐一開啟，又反序逐一關閉以產生輸出時鐘信號 群，如此不斷循環；在此例中，時鐘延遲鏈211_1 —直維持開啟。在此例中，計數值CVl的格式以格雷碼實現，因為相鄰的兩個數值只相差一 個位元，如此，展頻後的時鐘就不會有突波的產生。因此，如圖6所示，計數值CVl以 0 — 1 — 3 — 2 — 6 — 7 — 5 — 4 — 4 — 5 — 7 — 6 — 2 — 3—1 — 0 的格式變化並不斷 的循環，但實質上，是代表相對應的時鐘延遲鏈211_1至211_8逐一被開啟後又逐一關閉。 例如計數值CVl從3變為2 (格雷碼)時，省電控制信號SP3從低準位(如邏輯0或禁能) 改為高準位(如邏輯1或致能)，之後，時鐘延遲鏈211_4 —直開啟，直到省電控制信號SP3 從高準位改為低準位，也就是計數值CVl倒數從2變為3 (格雷碼)之時，時鐘延遲鏈211_4 開始關閉。當計數值CVl從2變為6 (格雷碼)時省電控制信號SP4從低準位改為高準位， 之後，時鐘延遲鏈211_5 —直開啟，直到省電控制信號SP4從高準位改為低準位，也就是計 數值CVl倒數從6變為2(格雷碼)之時，時鐘延遲鏈211_4開始關閉。至於其他的時鐘延 遲鏈的開啟與關閉以及相對應的省電控制信號的變化可如此類推。此外，各個時鐘延遲鏈輸出8個不同的相位的延遲時鐘信號，當第一計數器信號 CNTl代表著第一計數值CVl的一個數值，例如0 (格雷碼)時，第二計數器信號CNT2代 表的第二計數值CV2於第一計數值CVl改變為下一個數值1 (格雷碼)之前，依次以格雷 碼的格式，開始依次計數0— 1 — 3 — 2 — 6 — 7 — 5 — 4。實質上，這代表著時鐘延 遲鏈211_1所輸出的8個延遲時鐘信號CKO至CK7，依次逐一被時鐘選擇及輸出單元130 選擇，以產生輸出時鐘信號CLK_0UT。當第一計數值CVl從0改變 為1之後，第二計數值CV2又開始倒數，於第二計數值CV2改變為下一個數值1之後，依次以格雷碼的格式倒數 4 — 5 — 7 — 6 — 2 — 3—1 — 0。接著，當第一計數值CVl從1改變為3 (格雷碼)之後， 第二計數值CV2又依次從0開始計數。如此，隨著第一計數值CVl逐一計數及倒數，第二計 數值CV2也如此不斷計數及倒數，不斷循環。時鐘延遲鏈模塊410B的第四時鐘延遲鏈迴路由時鐘延遲鏈211_1及211_8組成，並對應到另一展頻比率，例如設展頻比率選擇值RSV為1。圖7所示為相對應的計數器信 號、省電控制信號及展頻比率設定信號的時序圖。如圖7所示，控制單元350根據該展頻比 率選擇值RSV的數值產生展頻比率設定信號SRl為高準位(如邏輯1)，而展頻比率設定信 號SR2及SR3皆為低準位(如邏輯0)，令選擇單元415_1致能，而選擇單元415_2至415_3 禁能。在此情況下，省電控制信號SPl至SP6皆為低準位，使得選擇單元413_1至413_6皆 為禁能，也即關閉時鐘延遲鏈211_2至211_7。因此，只有時鐘延遲鏈211_1及211_8能組 成時鐘延遲鏈迴路，並依據選擇單元413_7來控制時鐘延遲鏈211_8的開啟或關閉。對應到展頻比率選擇值RSV為1，控制單元350的第一計數值CVl的循環計數方 式為0 —4 —4 — 0。如圖7所示，當第一計數值CVl數到4(格雷碼)時，省電控制信號 SP7改為高準位，令時鐘延遲鏈211_8開啟。當第一計數值CVl倒數從4(格雷碼)改變為 0時，省電控制信號SP7改為低準位，令時鐘延遲鏈211_8關閉。至於第一計數值CVl為某 一數值時，第二計數值CV2的計數方式依前述實例中的計數後倒數的方式不斷循環。如此， 第一計數值CVl第二計數值CV2依次改變只有一個位元，如此一來展頻後的時鐘不會有突 波的產生。至於時鐘延遲鏈模塊410B提供的其他時鐘延遲鏈迴路(2)時鐘延遲鏈211_1至 211_3及211_6至211_8及(3)時鐘延遲鏈211_1至211_2及211_7至211_8，其運作及控 制方式，也可依上述實例，如此類推。從上述時鐘展頻產生電路的第二實施例，除了操作於不同的模式下，提供不同展 頻比率的展頻的時鐘信號之外，還能達到降低功率消耗的目的。此外，本發明的實施例還披露了雙重路徑的時鐘延遲鏈(dual-path delay chain)，以用於建構時鐘延遲鏈模塊，例如基於上述圖2、4A及4B的結構來建構其他時鐘延 遲鏈模塊。如圖8所示為第二實施例的時鐘信號展頻產生電路300的時鐘延遲鏈模塊310 的另一實施例的一部分。在圖8中，時鐘延遲鏈模塊810的結構基於圖4B的時鐘延遲鏈模 塊410B的結構而得；請注意，為避免圖標過於複雜，圖8中只示出時鐘延遲鏈模塊810的一 部分，省略的部分可依圖4B類推而得。時鐘延遲鏈模塊810與410B的差異在於(1)時鐘延遲鏈模塊810採用雙重路徑 的時鐘延遲鏈，如時鐘延遲鏈811_1及811_8 ； (2)時鐘延遲鏈彼此需要通過雙重的選擇組 件來耦接彼此的雙重路徑；以及(3)在時鐘延遲鏈811_1的兩輸入端需要輸入時鐘及其同 步反相時鐘。例如在圖8中，時鐘延遲鏈811_1包括第一子時鐘延遲鏈811_1_1及第二子時 鍾延遲鏈811_1_2。第一子時鐘延遲鏈811_1_1，包括K個(如8個)依次耦接的延遲單 元，其中第一子時鐘延遲鏈811_1_1的輸入端接收時鐘信號，這些延遲單元中的奇數個延 遲單元用於輸出K/2個(如4個)延遲時鐘信號CLK0、CLK2、CLK4、CLK6。第二子時鐘延遲 鏈811_1_2，包括K個依次耦接的延遲單元，其中第二子時鐘延遲鏈811_1_2的輸入端接收與第一子時鐘延遲鏈811_1_1的輸入端所接收的時鐘信號的同步反相信號，第二子時鐘延 遲鏈811_1_2的延遲單元中的偶數個延遲單元用於輸出K/2個延遲時鐘信號CLKl、CLK3、 CLK5、CLK7。上述的延遲單元例如為反相器。
為了分別提供時鐘信號及其同步的反相信號至第一子時鐘延遲鏈811_1_1及第 二子時鐘延遲鏈811_1_2的輸入端，時鐘延遲鏈模塊810還包括至少一個栓鎖器，用於依 據輸入時鐘信號CLK_IN及其反相信號，輸出同步的輸入時鐘信號CLK_IN1及其同步反相信 號CLK_INlb供給時鐘延遲鏈模塊810的第一個時鐘延遲鏈811_1。例如圖8中的栓鎖器 871，由四個反相器所組成。此外，圖8所示的前置電路870包含多個串接的栓鎖器871以 提供輸入時鐘信號CLK_mi及其同步反相信號CLK_mib，並利用反相器以提供輸入時鐘信 號CLK_IN的反相信號。此外，圖8中的時鐘延遲鏈811_1與其他時鐘延遲鏈之間的耦接方式需要雙重的 選擇單元來達成。例如圖8中的選擇單元組850_1用於選擇性耦接至下一個時鐘延遲鏈 (未示出)以及時鐘延遲鏈811_8及其相鄰時鐘延遲鏈(未示出)。選擇單元組850_1包 括兩個如圖4B的選擇單元組450_1，其中一個用於耦接時鐘延遲鏈811_1的第一子時鐘延 遲鏈811_1_1與其他時鐘延遲鏈的第一子時鐘延遲鏈，另一個用於耦接時鐘延遲鏈811_1 的第二子時鐘延遲鏈811_1_2與其他時鐘延遲鏈的第二子時鐘延遲鏈。兩個選擇單元組 450_1的其他實例如圖5A至5D所示的兩個相同或不同的結構。前述利用串接的延遲單元所組成時鐘延遲鏈的實例，例如使用至少兩個反相器形 成的緩衝器作為延遲單元，這些延遲單元的延遲時間均會大於單一反相器的延遲時間。相 比之下，上述雙重路徑的時鐘延遲鏈，若以反相器作為延遲組件，其所產生的相鄰兩個延遲 時鐘(如CLKO至CLK1)之間的延遲值會更小，在相同的展頻比率下就可做出更小的調變比 率(modulation ratio)的頻率，如此一來，可更有效地降低系統EMI。以下將舉例詳細說明有關時鐘選擇及輸出單元130的運作及如何產生輸出時鐘 信號CLK_0UT的實施例。時鐘選擇及輸出單元130根據第一及第二計數值CVl及CV2的改變，依照一種調 變(modulation)模式從時鐘延遲鏈模塊輸出的多個延遲時鐘信號CKO至CK (P-I)中選擇 數個延遲時鐘信號，以作為多個調變時鐘信號MCKO MCK(m-1)，並組合其為輸出時鐘信號 CLK_0UT，其中m為正整數，且m < P。此外，值得注意的是在時鐘展頻產生電路的第二實施 例中，由於可以改為展頻比率，能取用及有效的延遲時鐘信號的數目與展頻比率有關。例如 對應到前述展頻比率選擇值RSV為4時的實例，8個時鐘延遲鏈循環地逐一開啟與關閉，能 產生有效的延遲時鐘信號最多64個，因此m < 64 ；又例如前述展頻比率選擇值RSV為1，8 個時鐘延遲鏈模塊中只有其中2個運作循環地逐一開啟與關閉，能產生有效的延遲時鐘信 號為最多16個，故16。此外，時鐘選擇及輸出單元130可利用例如選擇電路，例如多任 務器或其他邏輯閘或電路，依據計數器信號，從延遲時鐘信號CKO至CK (P-I)中選擇合適的 數個延遲時鐘信號，以作為多個調變時鐘信號MCKO MCK (m-Ι)。調變時鐘信號MCKO MCK(m-1)在頻域(frequency domain)下的波形為調變波 形(modulation waveform)，其例如可為正弦波形、三角波形、Hershey kiss波形、指數型 (exponential)波形、方波等。時鐘選擇及輸出單元130例如使用可程序化計數器依據第一及第二計數器信號CNTl及CNT2來對應地產生一個選取計數值CV，以選擇調變時鐘信號MCKO MCK (m-1)中的 時鐘信號。若控制單元150根據輸出時鐘信號CLK_OUT(計數器時鐘信號CNT_CLK)的上升 邊緣來產生第一及第二計數值CVl及CV2，當時鐘選擇及輸出單元130更新選取計數值CV 時，輸出時鐘信號CLK_OUT的高位準周期產生變化。反之，如果控制單元150根據輸出時鐘 信號CLK_OUT的下降邊緣來產生第一及第二計數值CVl及CV2，當時鐘選擇及輸出單元130 更新選取計數值CV時，輸出時鐘信號CLK_OUT的低位準周期產生變化。控制單元150例如 包括計數器，例如以可程序化計數器來實現依據輸出時鐘信號CLK_OUT計算第一及第二計 數值CVl及CV2並產生對應的計數器信號CNTl及CNT2。
時鐘選擇及輸出單元130根據第一及第二計數值CVl及CV2而將調變時鐘信號 MCKO MCK (m-1)組合成輸出時鐘信號CLK_0UT。比如，當選取計數值CV = 0時，取MCKO 作為CLK_0UT ；當選取計數值CV = 2時，取MCK2作為CLK_0UT。其餘可依此類推。當輸出時鐘信號CLK_0UT的平均頻率大於輸入時鐘信號CLK_IN的頻率時，稱為向 上展頻(up spreading)；當前者小於後者時，稱為向下展頻(down spreading)；當前者等 於後者時，稱為中央展頻(center spreading)。以下，以m = 8、調變波形為Hershey kiss波形、中央展頻為例進行說明。假設 調變時鐘信號MCKO MCK7兩相鄰之間的相位差(以秒為單位)為dl* Δ T，d2* Δ T，...， d7* Δ Τ,例如，調變時鐘信號與MCKO與MCKl間的相位差為dl* Δ Τ,其餘可類推，其中，dl d7為正數，而Δ T則代表延遲單元的延遲量。另外，為避免突波，選取計數值CV的變化時間點落在調變時鐘信號MCKO MCK7 的高位準周期內或低位準周期內。比如，選取計數值CV由0變為1的時間點落在時鐘信號 MCKO與MCKl皆為高位準周期內或皆為低位準周期內，如圖9Α所示。圖9Β顯示如何根據選取計數值CV來組合出輸出時鐘信號CLK_0UT，其中T代表輸 入時鐘信號CLK_IN的周期。當選取計數值CV為0時，調變時鐘信號MCKO輸出成輸出時鐘 信號CLK_0UT，依此類推。輸出時鐘信號CLK_0UT的頻率會隨著時間改變，以達成展頻的目 的。圖10顯示輸出時鐘信號CLK_0UT的周期與相位移，其橫軸為選取計數值CV。如 當選取計數值CV為1時，輸出時鐘信號CLK_0UT的周期為T+dl* Δ T (因為將調變時鐘信號 MCKl當成輸出時鐘信號CLK_0UT)，而其相對的相位移為Ρ1。由圖10可看出，此時的調變 波形屬於Hershey kiss波形，而且輸出時鐘信號CLK_0UT的周期平均值剛好為T。如圖10 所示，選取計數值CV用格雷碼以降低突波。圖11顯示輸出時鐘信號CLK_0UT的頻率，其橫 軸為選取計數值CV。由圖11可看出，輸出時鐘信號CLK_0UT的頻率平均值約等於輸入時鐘 信號CLK_IN的頻率。現將解釋如何產生第一及第二計數器信號CNTl及CNT2，以有效避免突波。如果時 鍾選擇及輸出單元130以遞增方式產生計數值CV時，控制單元150或350將輸出時鐘信號 CLK_0UT延遲一段延遲時間以產生第一計數器信號CNTl及第二計數器信號CNT2。此延遲 時間至少大於調變時鐘信號MCKO MCKm-I的相鄰兩調變時鐘信號間的最大相位差。以上 述為例，此延遲時間至少大於dl*AT d7* Δ T中的最大者。比如，選取計數值CV由1變 為2時，輸出時鐘信號CLK_0UT的上升邊緣要取樣到調變時鐘信號MCKl與MCK2的高位準。此外，當可程序化計數器240以遞減方式產生選取計數值CV時，控制單元150或350依輸出時鐘信號CLK_OUT產生第一及第二計數器信號CNTl和CNT2。比如，當計數值CV 由2變為1時，輸出時鐘信號CLK_OUT的上升邊緣要取樣到調變時鐘信號MCKl的高位準。
另外，如果調變波形成為指數型波形，圖12顯示出輸出時鐘信號CLK_0UT的周期 與相位移，而圖13顯示輸出時鐘信號CLK_0UT的頻率，其中橫軸為選取計數值CV。此外，時鐘信號展頻產生電路利用(1)單路徑的時鐘延遲鏈的時鐘延遲鏈模塊與 利用(2)雙路徑的時鐘延遲鏈的時鐘延遲鏈模塊，兩者的展頻效果及降低EMI效果比較如 下，其中假設，前者使用由兩個反相器串接組成的延遲組件，後者使用如圖8所示的反相器 作為延遲組件。圖14示出上述兩者分別產生的輸出時鐘信號CLK_0UT的周期隨時間的變 化，其中曲線1410對應到利用(1)單路徑的時鐘延遲鏈的時鐘延遲鏈模塊，曲線1420對應 到利用(2)雙路徑的時鐘延遲鏈的時鐘延遲鏈模塊。圖15示出上述兩者分別的輸出時鐘 信號CLK_0UT的時鐘周期分布對周期變化的關係圖，其中曲線1510及1520分別對應到利 用單路徑及雙路徑的時鐘延遲鏈的時鐘延遲鏈模塊。由此可知，依據本發明的時鐘信號展 頻產生電路利用(2)雙路徑的時鐘延遲鏈的時鐘延遲鏈模塊，在相同的展頻比率下就可做 出更小的調變比率(modulation ratio)的頻率，可更有效地降低系統EMI。綜上所述，本發明上述實施例具有下列優點一、高彈性通過改變調變方式，可組合出不同的輸出時鐘信號。時鐘信號展頻產 生電路的第二實施例還具有可改變展頻比率的功能，其應用的彈性更高。二、有效避免突波(1)在上述實施例中，計數值的格式為格雷碼，可避免時鐘信 號不連續的問題及突波；以及(2)計數器時鐘信號的上升/下降邊緣要取樣到相關調變時 鍾信號的高位準/低位準，也可避免突波問題。三、具有省電控制在有效產生展頻時鐘信號的同時，提供省電控制，能有效降低 時鐘延遲鏈的功率消耗。四、降低EMI 在前述的利用雙路徑的時鐘延遲鏈的時鐘延遲鏈模塊的實例中，在 相同的展頻比率下就可做出更小的調變比率(modulation ratio)的頻率，可更有效地降低 系統EMI。五、可適用於高頻電路在本案實施例中，在展頻時並不需要將輸入時鐘信號除 頻，所以可適用於高頻的輸入時鐘信號。綜上所述，雖然本發明已以優選實施例披露如上，然而其並非用於限定本發明。本 發明所屬技術領域中的普通技術人員，在不脫離本發明的精神和範圍內，可作各種更改與 修飾。因此，本發明的保護範圍應當以所附權利要求限定的範圍為準。主要組件符號說明100、300 時鐘展頻產生電路110、210、310、410A、410B、810 時鐘延遲鏈模塊130 時鐘選擇及輸出單元150,350 控制單元211_1 211_N 時鐘延遲鏈213_1 213_(N-1)、413_1 413_(N-I)選擇單元414、415_1 415_3 選擇單元450_1 450_3 選擇單元組合
811_1、811_8 雙重路徑的時鐘延遲鏈811_1_1、811_1_2 子時鐘延遲鏈850_1 選擇單元組 870:前置電路871 栓鎖器1410、1420 周期隨時間變化的曲線1510、1520 時鐘周期分布隨周期變化的曲線。
權利要求
一種時鐘展頻產生電路，用於將輸入時鐘信號展頻成輸出時鐘信號，所述時鐘展頻產生電路包括時鐘延遲鏈模塊，包括多個時鐘延遲鏈，各個時鐘信號延遲鏈包括多個延遲單元，所述時鐘延遲鏈模塊用於將所述輸入時鐘信號延遲以產生延遲時鐘信號群，所述延遲時鐘信號群包括多個延遲時鐘信號；時鐘選擇及輸出單元，用於選擇性地根據所述延遲時鐘信號群，產生所述輸出時鐘信號；控制單元，耦接至所述時鐘延遲鏈模塊及所述時鐘選擇及輸出單元，所述控制單元依據所述輸出時鐘信號產生多個計數器信號以及依據所述多個計數器信號產生多個省電控制信號，其中，所述時鐘選擇及輸出單元依據所述多個計數器信號，將所述多個延遲時鐘信號組合成所述輸出時鐘信號，其中，所述時鐘延遲鏈模塊依據所述多個省電控制信號選擇性地開啟所述多個時鐘延遲鏈。
2.根據權利要求1所述的時鐘展頻產生電路，其中，所述時鐘延遲鏈模塊進一步包括 多個選擇單元，用於耦接所述多個時鐘延遲鏈以形成串聯結構，其中所述多個選擇單元依 據所述多個省電控制信號選擇性地開啟所述多個時鐘延遲鏈，以產生所述延遲時鐘信號 群。
3.根據權利要求2所述的時鐘展頻產生電路，其中，所述控制單元產生所述多個省電 控制信號以控制所述形成串聯結構的所述多個時鐘延遲鏈依次逐一開啟。
4.根據權利要求2所述的時鐘展頻產生電路，其中，所述控制單元產生所述多個省電 控制信號以控制所述形成串聯結構的所述多個時鐘延遲鏈依次逐一開啟後，又反序逐一關 閉，以產生所述延遲時鐘信號群。
5.根據權利要求1所述的時鐘展頻產生電路，其中，所述控制單元依據所述輸出時鐘 信號及展頻比率選擇值產生所述多個計數器信號、依據所述多個計數器信號及所述展頻比 率選擇值產生所述多個省電控制信號以及依據所述展頻比率選擇值產生至少一個展頻比 率設定信號，其中，所述時鐘延遲鏈模塊依據所述展頻比率設定信號選擇所述多個時鐘延 遲鏈中至少二個時鐘延遲鏈形成對應於所述展頻比率選擇值的時鐘延遲鏈迴路，以產生所 述延遲時鐘信號群。
6.根據權利要求5所述的時鐘展頻產生電路，其中，所述控制單元產生所述多個省電 控制信號以控制所述時鐘延遲鏈迴路的各時鐘延遲鏈依次逐一開啟，以產生所述輸出時鐘信號。
7.根據權利要求5所述的時鐘展頻產生電路，其中，所述控制單元產生所述多個省電 控制信號以控制所述時鐘延遲鏈迴路的各時鐘延遲鏈依次逐一開啟後，又反序逐一關閉， 以產生所述輸出時鐘信號。
8.根據權利要求5所述的時鐘展頻產生電路，其中，所述時鐘延遲鏈模塊進一步包括 多個第一選擇單元，用於耦接所述多個時鐘延遲鏈以使所述多個時鐘延遲鏈形成串聯結構；多個第二選擇單元，用於耦接所述多個時鐘延遲鏈的所述串聯結構中一個時鐘延遲鏈 的輸出端與不相鄰的另一時鐘延遲鏈的輸入端；其中所述多個第一選擇單元及所述多個第二選擇單元，依據所述多個省電控制信號及所述至少一個展頻比率設定信號，選擇所述多個時鐘延遲鏈中至少二個時鐘延遲鏈形成對 應於所述展頻比率選擇值的所述時鐘延遲鏈迴路，以產生所述延遲時鐘信號群。
9.根據權利要求8所述的時鐘展頻產生電路，其中，所述控制單元產生所述多個省電 控制信號以控制所述時鐘延遲鏈迴路的各時鐘延遲鏈依次逐一開啟，以產生所述輸出時鐘信號。
10.根據權利要求9所述的時鐘展頻產生電路，其中，所述控制單元產生所述多個省電控制信號以控制所述時鐘延遲鏈迴路的各時鐘延遲鏈依次逐一開啟後，又反序逐一關閉， 以產生所述輸出時鐘信號。
全文摘要
一種具有省電控制的時鐘展頻產生電路，用於將輸入時鐘信號展頻成輸出時鐘信號，包括時鐘延遲鏈模塊、時鐘選擇及輸出單元以及控制單元。時鐘延遲鏈模塊，包括多個時鐘延遲鏈，用於產生多個延遲時鐘信號。控制單元依據輸出時鐘信號產生多個計數器信號以及依據這些計數器信號產生多個省電控制信號。時鐘選擇及輸出單元依據這些計數器信號，選擇性地將這些延遲時鐘信號組合以產生輸出時鐘信號。時鐘延遲鏈模塊依據省電控制信號選擇性地開啟這些時鐘延遲鏈。這樣，可有效產生展頻的輸出時鐘信號及達到省電的目的。
文檔編號H03K3/86GK101867356SQ20091013445
公開日2010年10月20日 申請日期2009年4月15日 優先權日2009年4月15日
發明者詹前煜, 謝宗軒 申請人:瑞鼎科技股份有限公司