採用P型場效應電晶體(PFET)‑顯性評估電路以減少評估時間的動態標籤比較電路以及相關系統和方法與流程
2023-06-28 18:00:46
優先權申請
本申請案主張於2015年2月23日提交且名稱為「p型場效應電晶體(pfet)-顯性動態邏輯電路以及相關系統和方法(p-typefield-effecttransistor(pfet)-dominantdynamiclogiccircuits,andrelatedsystemsandmethods)」的美國臨時專利申請案第62/119,769號的優先權，所述申請案以全文引用的方式併入本文中。
本申請案還於主張2015年9月22日提交且名稱為「採用p型場效應電晶體(pfet)-顯性評估電路以減少評估時間的動態標籤比較電路以及相關系統和方法(dynamictagcomparecircuitsemployingp-typefield-effecttransistor(pfet)-dominantevaluationcircuitsforreducedevaluationtime,andrelatedsystemsandmethods)」的美國專利申請案第14/860,844號的優先權，所述申請案以全文引用的方式併入本文中。
本發明的技術大體上涉及由時鐘信號計時的動態邏輯電路，且更具體地說，涉及提高動態邏輯電路的速度性能。
背景技術：
相比於靜態邏輯電路，動態邏輯電路提供顯著的性能優勢。動態邏輯電路減小了在邏輯評估期間的電晶體柵極電容。就此而言，舉例來說，常規處理器貫穿其性能關鍵邏輯設計含有許多動態邏輯電路的例子，以提供對邏輯評估的更快評估。
就此而言，圖1是作為動態邏輯電路的實例的「與非」動態邏輯電路100的電路圖。「與非」動態邏輯電路100在預充電階段對動態節點(dyn)102電壓預充電。當時鐘信號(clk)108較低時，運用預充電電路106中的p型場效應電晶體(pfet)104將動態節點(dyn)102預充電到電壓vdd，從而在動態節點(dyn)102處提供電壓vdd。這是因為pfet104傳遞強邏輯「1」或電壓vdd，以使得動態節點(dyn)102被充電到電壓vdd，這與採用(例如)n型fet(nfet)時僅閾值電壓vt低於電壓vdd的情況截然相反。歸因於反相器112，動態節點(dyn)102處的電壓vdd將輸出節點(out)110的電壓轉變成接地電壓(gnd)。
接著，一旦在評估階段時鐘信號108變高，預充電電路106中的pfet104便變成無源。「與非」動態邏輯電路100分別基於輸入a和輸入b運用下拉邏輯電路116中的n型fet(nfet)114(1)、114(2)來評估所述邏輯，以使得評估階段將快速地進行評估。如果輸入a和輸入b的狀態是輸入a＝電壓vdd且輸入b＝電壓vdd，那麼下拉邏輯電路116中的nfet114(1)、114(2)將是有源的。這導致評估階段中的串聯nfet114(1)、114(2)，118將動態節點(dyn)102拉到接地電壓(gnd)，從而導致輸出節點(out)110轉變成電壓vdd。否則，如果輸入a＝接地電壓gnd或輸入b＝接地電壓gnd，那麼由於堆疊式pfet保持器電路120將動態節點(dyn)102保持在電壓vdd處，因此在評估階段期間動態節點(dyn)102電壓保持在電壓vdd處。因此，歸因於反相器112，輸出節點(out)110相應地保持在接地電壓(gnd)處。
技術實現要素：
本發明的方面涉及採用p型場效應電晶體(pfet)-顯性評估電路以減少評估時間的動態標籤比較電路。也揭示相關系統和方法。作為一個實例，動態邏輯電路可設置於處理器中以執行邏輯操作。動態邏輯電路通常比靜態邏輯電路對應部分快，這是因為動態邏輯電路減小了在邏輯評估期間的電晶體柵極電容。由於電路延遲與輸出電容成正比，因此動態邏輯電路的延遲通常低於靜態邏輯電路。已觀察到，隨著節點技術的大小縮小，pfet驅動電流(即，驅動強度)超出用於類似尺寸fet的n型fet(nfet)驅動電流。這是由於fet製造中引入應變矽，從而減小了電荷載子的有效質量。
就此而言，在本文中所揭示的示範性方面中，動態標籤比較電路的限制條件是採用pfet-顯性評估電路，以減少評估時間，且因此提高電路性能。動態標籤比較電路可被用於或被用作可搜索存儲器(例如，作為非限制性實例，寄存器堆或內容可尋址存儲器(cam))的部分。所述動態標籤比較電路包含一或多個pfet-顯性評估電路，所述一或多個pfet-顯性評估電路由用作邏輯以執行比較邏輯功能的一或多個pfet組成。一或多個pfet-顯性評估電路被配置成接收輸入搜索數據且比較輸入搜索數據與可搜索存儲器中含有的輸入存儲數據(例如，標籤地址或標籤數據)，以確定所述輸入搜索數據是否含於可搜索存儲器中。所述pfet-顯性評估電路被配置成基於所接收輸入搜索數據是否含於可搜索存儲器中的評估而控制動態標籤比較電路中的動態節點上的電壓/值。所述動態標籤比較電路可提供或進一步調節動態節點上的電壓/值，以提供指示所接收的輸入搜索數據是否含於可搜索存儲器中的匹配輸出。
就此而言，在一個實例中，由於pfet-顯性評估電路中的pfet能夠傳遞強邏輯『1』電壓/值(即，供應電壓)，因此將nfet-顯性預放電電路設置於動態標籤比較電路中。設置nfet-顯性預放電電路以將動態標籤比較電路中的動態節點完全放電到邏輯『0』電壓/值(例如，接地電壓)，這是因為nfet能夠傳遞強邏輯『0』電壓/值。因此，如果pfet-顯性評估電路評估所接收的輸入搜索數據含於可搜索存儲器中，那麼pfet-顯性評估電路被配置成將動態節點充電到邏輯『1』電壓/值。
就此而言，在一個示範性方面中，提供動態標籤比較電路。動態標籤比較電路包括耦合到評估節點的預放電電路。預放電電路被配置成在預放電階段期間使評估節點預放電。動態標籤比較電路包括pfet-顯性評估電路，所述pfet-顯性評估電路包括：至少一個搜索數據輸入，其被配置成接收至少一個輸入搜索數據；和至少一個存儲數據輸入，其被配置成接收至少一個輸入存儲數據。pfet-顯性評估電路被配置成基於至少一個輸入搜索數據與至少一個輸入存儲數據的比較在評估階段對評估節點充電。
在另一示範性方面中，提供動態標籤比較電路。動態標籤比較電路包括用於在預放電階段期間使評估節點預放電的裝置。動態標籤比較電路還包括用於比較至少一個輸入搜索數據與至少一個輸入存儲數據的裝置。用於比較的裝置包括用於接收至少一個輸入搜索數據的裝置，用於接收至少一個輸入存儲數據的裝置，和用於基於至少一個輸入搜索數據與至少一個輸入存儲數據的比較在評估階段對評估節點充電的裝置。
在另一示範性方面中，提供執行可搜索存儲器中搜索數據與存儲數據的動態邏輯比較的方法。所述方法包括在預放電階段期間使評估節點預放電。所述方法還包括在pfet-顯性評估電路中至少一個搜索數據輸入上接收至少一個輸入搜索數據。所述方法還包括在pfet-顯性評估電路中至少一個存儲數據輸入上接收至少一個輸入存儲數據。所述方法還包括在pfet-顯性評估電路中比較所接收的至少一個輸入搜索數據與所接收的至少一個輸入存儲數據。所述方法還包括基於所接收的至少一個輸入搜索數據與所接收的至少一個輸入存儲數據的比較在評估階段對評估節點充電。
在另一示範性方面中，提供存儲器系統。存儲器系統包括存儲器，所述存儲器包括多個位單元，每一位單元被配置成響應於搜索操作而存儲數據位且將數據位傳遞到至少一個位線。存儲器系統還包括pfet-顯性標籤比較電路。pfet-顯性標籤比較電路包括耦合到評估節點的至少一個預放電電路，所述至少一個預放電電路被配置成在預放電階段期間使評估節點預放電。pfet-顯性標籤比較電路還包括多個pfet-顯性評估電路。多個pfet-顯性評估電路中的每一pfet-顯性評估電路包括：至少一個搜索數據輸入，其被配置成接收至少一個輸入搜索位；至少一個存儲數據輸入，其被配置成從多個位單元中的一個位單元的至少一個位線中接收至少一個輸入存儲位，且每一pfet-顯性評估電路比較至少一個輸入搜索位與至少一個輸入存儲位。多個pfet-顯性評估電路各自被配置成基於至少一個輸入搜索位與至少一個輸入存儲位的比較在評估階段對評估節點充電。
附圖說明
圖1是示範性「與非」動態邏輯電路的電路圖；
圖2是說明n型場效應電晶體(nfet)和p型fet(pfet)技術的相對飽和漏極電流(idsat)隨技術節點大小而變的曲線圖；
圖3是包含動態標籤比較電路的示範性存儲器系統的框圖，所述動態標籤比較電路包含被配置成比較所接收的輸入數據與存儲於存儲器系統中可搜索存儲器中的數據的多個pfet-顯性評估電路；
圖4a說明包含圖4中動態標籤比較電路的存儲器系統的更多示範性細節，包含其中所設置的pfet-顯性評估電路的額外示範性細節；
圖4b說明圖4a中存儲器系統中的動態標籤比較電路的詳細視圖；
圖5是說明圖4a和4b中存儲器系統中動態標籤比較電路的示範性過程的流程圖，所述動態標籤比較電路執行pfet-顯性評估電路中的比較邏輯功能以比較可搜索存儲器中所接收的輸入搜索數據與輸入存儲數據，從而確定所接收的輸入搜索數據是否含於可搜索存儲器中；以及
圖6是根據本文中所揭示的任何方面的示範性基於處理器的系統的框圖，所述示範性基於處理器的系統可包含採用pfet-顯性評估電路的動態標籤比較電路。
具體實施方式
現在參看圖式，描述本揭示的若干示範性方面。單詞「示範性」在本文中使用意指「充當實例、例子或說明」。本文中描述為「示範性」的任何方面不必解釋為比其它方面優選或有利。
如圖2中曲線圖200中所展示，已觀察到隨著節點技術的大小縮小，pfet驅動電流(即，驅動強度)超出用於類似尺寸fet的nfet驅動電流。這是由於fet製造中引入應變矽，從而減小了電荷載子的有效質量。如圖2中所說明，x軸202上的是以納米(nm)為單位的技術節點大小。y軸204上的是nfet的飽和漏極電流(idsat,n)與pfet的飽和漏極電流(idsat,p)的比率。比率線206上展示隨技術節點大小(以nm為單位)而變的idsat,n與idsat,p的比率。如圖2中比率線206所展示，相比於類似尺寸的nfet，pfet驅動強度隨技術節點大小的減小而增大。在點208處，比率線206越過nfet驅動電流與pfet驅動強度的比率1.0。因此在此實例中，pfet的驅動強度大於類似尺寸nfet的驅動強度。
就此而言，動態邏輯電路是一種採用fet評估邏輯條件的電路。作為實例，動態邏輯電路可設置於處理器中以執行邏輯操作。動態邏輯電路可能比靜態邏輯電路對應部分快，這是因為動態邏輯電路減小了在邏輯評估期間的電晶體柵極電容。由於電路延遲與輸出電容成正比，因此動態邏輯電路的延遲通常低於靜態邏輯。已觀察到，隨著節點技術的大小縮小，pfet驅動電流(即，驅動強度)超出用於類似尺寸fet的nfet驅動電流。這是由於fet製造中引入應變矽，從而減小電荷載子的有效質量，由此提高電荷載子有效移動率。如下文飽和驅動電流(idsat)方程式中所展示，電荷載子有效移動率的提高使得的飽和驅動電流(idsat)增大。
idsat＝1/2μcoxw/l(vgs-vth)2
其中：
idsat＝飽和驅動電流，
『μ』是電荷載子有效移動率，
『w』是柵極寬度，
『l』是柵極長度，
『cox』是氧化物層的電容；
『vgs』是柵極-源極電壓(vgs)，且
『vth』是閾值電壓。
fet製造中的應變矽有益於使電洞的有效移動率超過電子的有效移動率。出於這個原因，pfetidsat相對於nfetidsat得到顯著改善。因此，基於此認知，動態邏輯電路的限制條件是採用pfet-顯性評估電路，以減少評估時間，且因此提高電路性能。pfet-顯性評估電路包含一或多個pfet電路。pfet電路被配置成基於一或多個數據輸入評估邏輯條件。因此，pfet-顯性評估電路可減少動態邏輯電路中的評估時間，且因此提高基於pfet電路驅動電流(即，驅動強度)的電路性能。
在下文所論述的實例中，由於pfet-顯性評估電路中的pfet能夠傳遞強邏輯『1』電壓/值，因此nfet-顯性預放電電路可設置於採用pfet-顯性評估電路的動態邏輯電路中。設置nfet-顯性預放電電路，以將動態邏輯電路中的動態節點放電到邏輯『0』電壓/值，這是因為nfet能夠傳遞強邏輯『0』電壓/值。因此，pfet-顯性評估電路可被配置成通過其能夠基於評估結果傳遞強邏輯『1』電壓/值的能力來將動態節點充電到邏輯『1』電壓/值。
就此而言，圖3是採用多個動態標籤比較電路302(0)到302(n)作為動態邏輯電路類型的示範性動態標籤比較系統300的框圖。在此實例中，動態標籤比較系統300設置於包含可搜索存儲器306的存儲器系統304中。存儲器系統304可設置於基於中央處理單元(cpu)的系統308或其它處理器(作為非限制性實例，包含晶片上系統(soc)310)中。舉例來說，作為非限制性實例，可搜索存儲器306可以是寄存器堆或內容可尋址存儲器(cam)。n+1個動態標籤比較電路302(0)到302(n)設置於動態標籤比較系統300中，以使得包括n+1個輸入搜索位314(0)到314(n)的具有n+1位寬度的輸入搜索數據312可在相應的搜索數據輸入316(0)到316(n)上被接收。包括輸入存儲位320(0)到320(n)的輸入存儲數據318的n+1位在動態標籤比較電路302(0)到302(n)的相應存儲數據輸入322(0)到322(n)上被接收。輸入存儲位320(0)到320(n)存儲於可搜索存儲器306中的相應標籤單元324(0)到324(n)中。應注意，儘管僅展示標籤單元324(0)到324(n)中的一個(1)，但可搜索存儲器306可含有多行標籤單元324(0)到324(n)。動態標籤比較電路302(0)到302(n)被配置成以逐位方式比較選定行標籤單元324(0)到324(n)的相應輸入搜索位314(0)到314(n)與輸入存儲位320(0)到320(n)，以確定輸入搜索數據312是否含於可搜索存儲器306中。
繼續參看圖3，動態標籤比較電路302(0)到302(n)中的每一者具有比較輸出326(0)到326(n)，所述比較輸出326(0)到326(n)提供來自動態標籤比較電路302(0)到302(n)的相應比較輸出信號328(0)到328(n)，其指示相應的輸入搜索位314(0)到314(n)是否匹配相應的輸入存儲位320(0)到320(n)。比較輸出信號328(0)到328(n)被提供到具有「與」門330(1)到330(3)形式的額外邏輯，在此實例中所述比較輸出信號328(0)到328(n)被配置成評估所有相應的輸入搜索位314(0)到314(n)是否匹配相應的輸入存儲位320(0)到320(n)。如果在此實例中所有相應的輸入搜索位314(0)到314(n)匹配相應的輸入存儲位320(0)到320(n)，那麼在匹配輸出334上生成匹配輸出信號332(例如，邏輯『1』)，指示輸入搜索數據312含於可搜索存儲器306中。輸入搜索數據312可被認作「標籤」。如果在此實例中所有相應的輸入搜索位314(0)到314(n)不匹配相應的輸入存儲位320(0)到320(n)，那麼在匹配輸出334上生成匹配輸出信號332(例如，邏輯『0』)，指示輸入搜索數據312不含於可搜索存儲器306中。
如將下文關於圖4a和4b更詳細地論述，在此實例中，圖3中動態標籤比較系統300中的動態標籤比較電路302(0)到302(n)各自採用pfet-顯性評估電路。pfet-顯性評估電路被配置成執行對存儲於可搜索存儲器306中的相應輸入搜索位314(0)到314(n)與相應輸入存儲位320(0)到320(n)之間的邏輯比較的評估。以此方式，隨著節點技術的大小縮小，動態標籤比較電路302(0)到302(n)中pfet-顯性評估電路中的pfet驅動電流(即，驅動強度)將允許pfet-顯性評估電路執行快於用於類似尺寸fet的相當基於nfet評估電路的比較邏輯功能。
就此而言，圖4a和4b說明圖3中存儲器系統304的更多示範性細節，以進一步更詳細地說明包含於其中的動態標籤比較電路302(0)到302(n)和pfet-顯性評估電路。圖4a說明圖3中存儲器系統304的更多示範性細節。圖4b是存儲器系統304中動態標籤比較電路302(0)到302(n)的詳圖，所述動態標籤比較電路302(0)到302(n)包含其中所設置的pfet-顯性評估電路，以評估相應的輸入搜索位314(0)到314(n)與相應的輸入存儲位320(0)到320(n)的比較。圖4a和4b將彼此結合而論述。
如圖4a中所展示，展示設置於可搜索存儲器306中的一行標籤單元324(0)到324(n)的更多示範性細節。在此實例中，標籤單元324(0)到324(n)以靜態隨機存取存儲器(sram)位單元400(0)到400(n)(還被稱作「位單元400(0)到400(n)」)的形式被提供。在此實例中，作為非限制性實例，例如使用位單元400(0)作為其它位單元400(1)到400(n)的代表，將位單元400(0)設置於六(6)電晶體(6-t)架構中。兩個交叉耦合的反相器402(0)(t)、反相器402(0)(c)設置於位單元400(0)中的存儲電路404中，以存儲真存儲位406(0)(t)和互補存儲位406(0)(c)。這允許對位單元400(0)中的存儲數據的差分傳感，以使得讀取操作更加準確。兩(2)個存取電晶體408(0)(t)、存取電晶體408(0)(c)也設置於位單元400(0)中，所述兩(2)個存取電晶體408(0)(t)、存取電晶體408(0)(c)通過字線(wl)410進行柵極激活，以選擇用於讀取操作和寫入操作的位單元400(0)到400(n)的所要行。在動態標籤比較系統300的此當前實例中，在位單元400(0)到400(n)上執行讀取操作。存取電晶體408(0)(t)、408(0)(c)被配置成將真存儲位406(0)(t)和互補存儲位406(0)(c)提供到相應的真位線412(0)(t)和互補位線412(0)(c)，以將用於每一位單元400(0)到400(n)的真存儲位406(0)(c)和互補存儲位406(0)(t)提供到相應的動態標籤比較電路302(0)到302(n)。
應注意，在此實例中，圖4a中位單元400(0)到400(n)中的存取電晶體408(0)(t)到408(n)(t)、存取電晶體408(0)(c)到408(n)(c)用作相應的pfet，其還可提供位單元400(0)到400(n)中更快的讀取操作，但並不需要此更快讀取操作。作為另一實例，位單元400(0)到400(n)中的存取電晶體408(0)(t)到408(n)(t)、存取電晶體408(0)(c)到408(n)(c)可以是nfet。
繼續參看圖4a，將用於可搜索存儲器306中每一位單元400(0)到400(n)的真存儲位406(0)(t)到406(n)(t)作為動態標籤比較電路302(0)到302(n)中的真輸入存儲位320(0)(t)到320(n)(t)提供到相應的真存儲數據輸入322(0)(t)到322(n)(t)。將用於可搜索存儲器306中的每一位單元400(0)到400(n)的互補存儲位406(0)(c)到406(n)(c)作為動態標籤比較電路302(0)到302(n)中的互補輸入存儲位320(0)(c)到320(n)(c)提供到相應的互補存儲數據輸入322(0)(c)到322(n)(c)。分別將真輸入搜索位314(0)(t)到314(n)(t)和互補輸入搜索位314(0)(c)到314(n)(c)提供到動態標籤比較電路302(0)到302(n)的相應真搜索數據輸入316(0)(t)到316(n)(t)和互補搜索數據輸入316(0)(c)到316(n)(c)。每一動態標籤比較電路302(0)到302(n)含有各自耦合到評估節點416的pfet-顯性評估電路414(0)到414(n)。pfet-顯性評估電路414(0)到414(n)各自被配置成評估來自可搜索存儲器306的真輸入存儲位320(0)(t)到320(n)(t)與相應互補輸入搜索位314(0)(c)到314(n)(c)之間的比較邏輯操作。pfet-顯性評估電路414(0)到414(n)還被配置成評估來自可搜索存儲器306的互補輸入存儲位320(0)(c)到320(n)(c)與相應真輸入搜索位314(0)(t)到314(n)(t)之間的比較邏輯操作。如下文將更詳細地論述，在此實例中，基於相應的評估，pfet-顯性評估電路414(0)到414(n)各自被配置成，如果相應的真存儲和搜索輸入位與互補存儲和搜索輸入位之間存在不匹配，那麼在評估階段對評估節點416充電。pfet-顯性評估電路414(0)到414(n)能夠基於評估的結果傳遞強邏輯『1』電壓/值。
繼續參看圖4a，在pfet-顯性評估電路414(0)到414(n)各自被配置成在評估階段對評估節點416充電以執行其評估之前，動態標籤比較系統300在預放電階段使評估節點416預放電。就此而言，圖4a中的動態標籤比較系統300包含預放電電路418。預放電電路418耦合於評估節點416與接地節點(gnd)之間。在此實例中，預放電電路418由nfet-顯性預放電電路420組成，所述nfet-顯性預放電電路420由nfet422組成。nfet422能夠在預放電階段期間將強邏輯『0』電壓/值傳遞到評估節點416。預放電電路418被配置成被激活以基於在預放電階段激活nfet422的時鐘信號424，將評估節點416預放電到接地節點(gnd)的電壓(例如，此實例中的邏輯『0』)。因此，由於pfet-顯性評估電路414(0)到414(n)被配置成響應於輸入搜索位314與輸入存儲位320之間的不匹配而對評估節點416充電，因此保持預放電到接地節點(gnd)的電壓的評估節點416指示真輸入搜索位314(0)(t)到314(n)(t)匹配真輸入存儲位320(0)(t)到320(n)(t)，且互補輸入搜索位314(0)(c)到314(n)(c)匹配互補輸入存儲位320(0)(c)到320(n)(c)。
為進一步解釋相應動態標籤比較電路302(0)到302(n)中pfet-顯性評估電路414(0)到414(n)的評估操作，提供圖4b。圖4b包含(例如)動態標籤比較電路302(0)的詳細視圖，以進一步解釋pfet-顯性評估電路414(0)的評估階段。pfet-顯性評估電路414(0)的解釋同樣適用於動態標籤比較電路302(1)到302(n)中的其它pfet-顯性評估電路414(1)到414(n)。
就此而言，參看圖4b，pfet-顯性評估電路414(0)由第一pfet電路426(0)(0)和第二pfet電路426(0)(1)組成。第一pfet電路426(0)(0)包含第一pfet428(0)(0)和第二pfet428(0)(1)。第一pfet428(0)(0)的柵極(g)是被配置成接收真輸入存儲位320(0)(t)的真存儲數據輸入322(0)(t)。第二pfet428(0)(1)的柵極(g)是被配置成接收互補輸入搜索位314(0)(c)的互補搜索數據輸入316(0)(c)。類似地，pfet-顯性評估電路414(0)中的第二pfet電路426(0)(1)包含第一pfet430(0)(0)和第二pfet430(0)(1)。第一pfet430(0)(0)的柵極(g)是被配置成接收互補輸入存儲位320(0)(c)的互補存儲數據輸入322(0)(c)。第二pfet430(0)(1)的柵極(g)是被配置成接收真輸入搜索位314(0)(t)的真搜索數據輸入316(0)(t)。以此方式，pfet-顯性評估電路414(0)被配置成比較真輸入存儲位320(0)(t)與互補輸入搜索位314(0)(c)。pfet-顯性評估電路414(0)還被配置成比較互補輸入存儲位320(0)(c)與真輸入搜索位314(0)(t)。對於存儲於可搜索存儲器306中以匹配輸入搜索數據312的輸入存儲數據318，真輸入存儲位320(t)與互補輸入搜索位314(c)之間應存在不匹配且反之亦然。舉例來說，如果真輸入存儲位320(0)(t)是邏輯『0』且互補輸入搜索位314(0)(c)也是邏輯『0』，那麼第一pfet428(0)(0)和第二pfet428(0)(1)將被激活以使得第一pfet電路426(0)(0)將評估節點416充電到電壓vdd，這意味著標籤位不匹配。然而，如果真輸入存儲位320(0)(t)是邏輯『0』且互補輸入搜索位314(0)(c)是邏輯『1』，那麼第二pfet428(0)(1)將不被激活，以使得第一pfet電路426(0)(0)將不將評估節點416充電到電壓vdd，這意味著標籤位匹配。因此，如果評估節點416不由動態標籤比較系統300中的pfet-顯性評估電路414(0)到414(n)中的一個充電，那麼標籤匹配出現，這意味著輸入搜索數據312匹配可搜索存儲器306中用於標籤單元324(0)到324(n)的選定行的輸入存儲數據318。
應注意，繼續參看圖4b，即使真輸入存儲位320(0)(t)和互補輸入搜索位314(0)(c)皆是邏輯『1』，評估節點416也將被充電，以指示標籤不匹配。第一pfet電路426(0)(0)中的第一pfet428(0)(0)和第二pfet428(0)(1)將不被激活以對評估節點416充電，這是因為真輸入存儲位320(0)(t)和互補輸入搜索位314(0)(c)是邏輯『1』值。然而，這意味著互補輸入存儲位320(0)(c)和真輸入搜索位314(0)(t)將是邏輯『0』。因此，此不匹配將使第二pfet電路426(0)(1)中的第一pfet430(0)(0)和第二pfet430(0)(1)被激活以使得pfet-顯性評估電路414(0)中的第二pfet電路426(0)(1)將評估節點416充電到電壓vdd，這指示標籤不匹配。
為提供指示輸入搜索數據312是否匹配可搜索存儲器306中用於標籤單元324(0)到324(n)的選定行的輸入存儲數據318的匹配輸出信號332，動態標籤比較系統300還包含如圖4a中所展示且在圖4b中更詳細說明的保持器電路432。保持器電路432被配置成如果真輸入搜索位314(0)(t)到314(n)(t)與真輸入存儲位320(0)(t)到320(n)(t)之間存在匹配，或互補輸入搜索位314(0)(c)到314(n)(c)與互補輸入存儲位320(0)(c)到320(n)(c)之間存在匹配，那麼維持或「保持」評估節點416上接地節點(gnd)的先前預放電電壓。如上文所論述，然而如果真輸入搜索位314(0)(t)到314(n)(t)與真輸入存儲位320(0)(t)到320(n)(t)之間存在不匹配，或互補輸入搜索位314(0)(c)到314(n)(c)與互補輸入存儲位320(0)(c)到320(n)(c)之間存在不匹配，那麼pfet-顯性評估電路414(0)到414(n)被配置成將評估節點416充電到電壓vdd，這指示不匹配。因此，如果確定無不匹配，那麼在預放電階段期間對接地節點(gnd)(即，邏輯『0』)預放電的評估節點416保持預放電。這將使得「與非」門434激活保持器電路432中的nfet436，如圖4b中所展示，所述nfet436被激活以響應於激活nfet438的啟用信號440而繼續下拉評估節點416到接地。「與非」門434的輸出提供匹配輸出334，以提供指示輸入搜索位314是否匹配輸入存儲位320的匹配輸出信號332。在此實例中，為邏輯『1』的匹配輸出信號332指示匹配。
圖5是說明圖4a和4b中動態標籤比較電路302(0)到302(n)的示範性過程500的流程圖，所述動態標籤比較電路通過採用pfet-顯性評估電路414(0)到414(n)來執行比較邏輯功能，以比較可搜索存儲器306中所接收的輸入搜索數據312(例如，真輸入搜索位314(0)(t)到314(n)(t)和互補輸入搜索位314(0)(c)到314(n)(c))與所接收的輸入存儲數據318(例如，真輸入存儲位320(0)(t)到320(n)(t)和互補輸入存儲位320(0)(c)到320(n)(c))，從而確定所接收的輸入搜索數據312是否含於可搜索存儲器306中。就此而言，過程500首先涉及在預放電階段期間使評估節點416預放電的預放電電路418(框502)。pfet-顯性評估電路414(0)到414(n)在搜索數據輸入316上接收輸入搜索數據312(框504)。pfet-顯性評估電路414(0)到414(n)還在存儲數據輸入322上接收輸入存儲數據318(框506)。pfet-顯性評估電路414(0)到414(n)比較所接收的輸入搜索數據312與所接收的輸入存儲數據318(框508)。pfet-顯性評估電路414(0)到414(n)基於所接收的輸入搜索數據312與所接收的輸入存儲數據318的比較在評估階段對評估節點416充電。如上文先前所論述，在圖4a和4b中的動態標籤比較系統300的實例中，如果所接收的輸入搜索數據312與所接收的輸入存儲數據318之間存在不匹配，那麼pfet-顯性評估電路414(0)到414(n)對評估節點416充電(框510)。然而注意，pfet-顯性評估電路可設置於動態標籤比較系統300中，所述pfet-顯性評估電路被配置成如果所接收的輸入搜索數據312與所接收的輸入存儲數據318之間存在匹配，那麼對評估節點416充電。
根據本文中所揭示方面的採用pfet-顯性評估電路的動態標籤比較電路可設置於或集成到任何基於處理器的裝置中。實例包含(但不限於)機頂盒、娛樂單元、導航裝置、通信裝置、固定位置數據單元、移動位置數據單元、行動電話、蜂窩式電話、計算機、可攜式計算機、臺式計算機、個人數字助理(pda)、監視器、計算機監視器、電視機、調諧器、無線電、衛星無線電、音樂播放器、數位音樂播放器、可攜式音樂播放器、數字視頻播放器、視頻播放器、數字視頻光碟(dvd)播放器和可攜式數字視頻播放器。
就此而言，圖6說明根據上文所論述的任何特定方面的基於處理器的系統600的實例，所述基於處理器的系統600可採用動態邏輯電路601。在本實例中，基於處理器的系統600包含一或多個中央處理單元(cpu)602，每一中央處理單元包含一或多個處理器604。作為非限制性實例，本文中所揭示的動態邏輯電路601可包含於用於翻譯後援緩衝器(tlb)的cpu602中，以用於執行虛擬地址到實際地址翻譯的標籤比較。cpu602可具有耦合到處理器604以用於快速存取臨時存儲的數據的高速緩衝存儲器606。作為非限制性實例，本文中所揭示的動態邏輯電路601可包含於用於高速緩衝條目標籤比較操作的高速緩衝存儲器606中。cpu602耦合到系統總線608，且可將包含在基於處理器的系統600中的主裝置和從裝置互相耦合。如所熟知，cpu602通過經由系統總線608交換地址、控制和數據信息而與這些其它裝置通信。舉例來說，cpu602可將總線事務請求傳送到(例如)從裝置的存儲器系統612中的存儲器控制器610。儘管圖6中未說明，但是可以提供多個系統總線608，其中每一系統總線608構成不同構造。在此實例中，存儲器控制器610被配置成將存儲器存取請求提供到存儲器系統612中的存儲器陣列614。作為非限制性實例，本文中所揭示的動態邏輯電路601可包含於存儲器系統612(例如，存儲器控制器610)中，以用於執行對存儲器陣列614中的數據的查詢。
其他裝置可連接到系統總線608。如圖6中所說明，作為實例，這些裝置可包含存儲器系統612、一或多個輸入裝置616、一或多個輸出裝置618、一或多個網絡接口裝置620，以及一或多個顯示控制器622。輸入裝置616可包含任何類型的輸入裝置，包含但不限於輸入鍵、開關、話音處理器等。輸出裝置618可包含任何類型的輸出裝置，包含但不限於音頻、視頻、其它視覺指示器等。網絡接口裝置620可以是被配置成允許數據與網絡624間的交換的任何裝置。網絡624可以是任何類型的網絡，包含但不限於有線網絡或無線網絡、私人網絡或公共網絡、區域網(lan)、廣域網(wlan)和網際網路。網絡接口裝置620可被配置成支持所要的任何類型的通信協議。
cpu602還可被配置成經由系統總線608存取顯示控制器622，以控制發送到一或多個顯示器626的信息。顯示控制器622將信息發送到顯示器626，所述信息經由將待顯示信息處理成適合於顯示器626的格式的一或多個視頻處理器628而顯示。顯示器626可包含任何類型的顯示器，包含(但不限於)陰極射線管(crt)、液晶顯示器(lcd)、等離子顯示器等。
應注意，本揭示中所使用的pfet和nfet可包含是金屬氧化物半導體(mos)的pmosfet和nmosfet。本文中所論述的pfet和nfet可包含除金屬外其它類型的氧化物層。還應注意，本文中所揭示的任何輔助電路可提供本文中所揭示的位單元的位線和位線互補中的任一者或兩者。
所屬領域的技術人員將進一步了解，結合本文中所揭示的各方面所描述的各種說明性邏輯塊、模塊、電路和算法可被實施為電子硬體、存儲於存儲器或另一計算機可讀媒體中且由處理器或其它處理裝置執行的指令，或此兩者的組合。作為實例，本文中所描述的主裝置和從裝置可用於任何電路、硬體組件、集成電路(ic)或ic晶片中。本文揭示的存儲器可以是任何類型和大小的存儲器，且可被配置成存儲所需的任何類型的信息。為清楚說明此可互換性，上文已大體上關於其功能性而描述了各種說明性組件、塊、模塊、電路和步驟。此功能性如何實施取決於特定應用、設計選項和/或強加於整個系統的設計約束。所屬領域的技術人員可針對每一特定應用以不同方式實施所描述的功能性，但此類實施決策不應被解釋為引起對本公開的範圍的偏離。
結合本文中所揭示的各方面所描述的各種說明性邏輯塊、模塊和電路可用以下各項來實施或執行：處理器、數位訊號處理器(dsp)、專用集成電路(asic)、現場可編程門陣列(fpga)或其它可編程邏輯裝置、離散門或電晶體邏輯、離散硬體組件，或其經設計以執行本文中所描述的功能的任何組合。處理器可以是微處理器，但在替代方案中，處理器可以是任何常規處理器、控制器、微控制器或狀態機。處理器還可實施為計算裝置的組合，例如，dsp與微處理器的組合、多個微處理器、結合dsp核心的一或多個微處理器，或任何其它此類配置。
本文中所揭示的方面可以硬體和存儲於硬體中的指令來體現，且可駐留於(例如)隨機存取存儲器(ram)、快閃記憶體、只讀存儲器(rom)、電可編程rom(eprom)、電可擦除可編程rom(eeprom)、寄存器、硬碟、可裝卸式磁碟、cd-rom或所屬領域中已知的任何其它形式的計算機可讀媒體中。示範性存儲媒體被耦合至處理器，使得處理器可以從存儲媒體讀取信息且將信息寫入所述存儲媒體。在替代方案中，存儲媒體可與處理器成整體。處理器和存儲媒體可駐留在asic中。asic可駐留在遠程站中。在替代方案中，處理器及存儲媒體可作為離散組件駐留在遠程站、基站或伺服器中。
還應注意，描述本文中的示範性方面中的任一者中所描述的操作步驟是為了提供實例和論述。所描述操作可按除所說明序列之外的大量不同序列予以執行。此外，單個操作步驟中所描述的操作實際上可在許多不同步驟中執行。另外，可組合在示範性方面中所論述的一或多個操作步驟。應理解，所屬領域的技術人員將易於顯而易見，流程圖中所說明的操作步驟可以經受眾多不同修改。所屬領域的技術人員還將了解，可使用多種不同技術和技法中的任一者來表示信息和信號。舉例來說，可由電壓、電流、電磁波、磁場或磁粒子、光場或光粒子或其任何組合來表示可貫穿以上描述參考的數據、指令、命令、信息、信號、位、符號和晶片。
提供本發明的前述描述以使所屬領域的技術人員能夠製造或使用本發明。所屬領域的技術人員將容易地明白本發明的各種修改，且本文中所定義的一般原理可應用於其它變化形式而不會脫離本發明的精神或範圍。因此，本發明並不希望限於本文中所描述的實例和設計，而應符合與本文中所揭示的原理及新穎特徵相一致的最廣範圍。