一種Turbo解碼結果的輸出方法及裝置的製作方法

2023-06-28 17:06:51

專利名稱：一種Turbo解碼結果的輸出方法及裝置的製作方法
技術領域：
本發明涉及通信的解碼處理技術，尤其涉及一種Turbo解碼結果的輸出方法及裝置。
背景技術：
Turbo碼巧妙地將兩個簡單分量碼通過偽隨機交織器並行級聯來構造具有偽隨機特性的長碼，Turbo碼的性能遠遠超過其他編碼方式，因此得到越來越多的關注和發展。然而，Turbo解碼的處理比較複雜，所以為了提高Turbo解碼的吞吐率，基帶系統中多採用現場可編程門陣列(Field Programmable Gate Array，FPGA)、或專用集成電路(Application Specific Integrated Circuit, ASIC)來完成 Turbo 解碼處理。根據第三代合作夥伴計劃(The3rd Generation Partnership Pro ject, 3GPP) TS25. 212 和 TS25. 222 中規定，當一個傳輸塊(Transport Block, TB)的長度大於 5114bit 時，需要對該TB進行碼塊(Code Block, CB)分害ij，分割後的CB大小可以為40bit 5114bit 之間的任意值，並且通常在第一個CB的前端附加啞元，以使每個CB的大小完全相等。由於 CB的大小為40bit 5114bit之間的任意值，並且附加的啞元個數也具有任意性，所以，CB 的實際有效數據的大小同樣比較任意。Turbo解碼完畢後，若不進行處理以獲取實際有效數據，而直接將數據輸出到外部存儲設備時，則外部存儲設備在將解碼結果交由中央處理器(Central Processing Unit, CPU)或數位訊號處理晶片(Digital Signal Processor, DSP)進行後級處理時，CPU或DSP 在使用該數據時，就需要針對輸入數據中實際有效數據的bit位置進行數據存取處理，如此會增加處理難度。這裡，無論CPU還是DSP從外部存儲設備讀寫數據時，均以最小單位進行處理，具體可根據系統的不同而不同；其中，所述最小單位為Word，其寬度w分別為8、16或32，可分別記為Word8、Wordl6或Word32。鑑於上述原因，需要在Turbo解碼輸出解碼結果時，完成 CB的Word拼接處理，以提高整體系統的處理效率。現有的完成Word拼接處理中，一種常用的方法是設置先入先出(First In First Out，FIFO)，將各CB解碼結果順序寫入FIFO，輸出時，根據啞元個數和CB的大小，再順序從 FIFO中每次取出w bit，完成Word拼接處理。但該方法需要使用FIFO，增加了存儲開銷，實現成本較高；而且只能按bit串行處理，處理延時較大，效率較低。

發明內容
有鑑於此，本發明的主要目的在於提供一種Turbo解碼結果的輸出方法及裝置， 能夠低成本、高效率地實現Turbo解碼結果的輸出。為達到上述目的，本發明的技術方案是這樣實現的一種Turbo解碼結果的輸出方法，所述方法包括將以碼塊CB為單位存儲的Turbo解碼結果讀取到並行移位寄存器中；
根據所述CB的相關信息，選擇並行移位寄存器的抽頭位置，進行數據拼接；控制拼接結果的輸出。其中，所述將以CB為單位存儲的Turbo解碼結果讀取到並行移位寄存器中為讀取所述CB的第一個Word，輸入到所述並行移位寄存器的第一級寄存器中；其中，所述Word的寬度w是8、16或32 ；讀取所述CB的下一個Word，輸入到所述並行移位寄存器的第一級寄存器中，同時，將原存儲在第一級寄存器中的數據並行移位到所述並行移位寄存器的第二級寄存器中。其中，所述根據所述CB的相關信息，選擇並行移位寄存器的抽頭位置為當所述CB為Turbo解碼結果的第一個CB時，則選擇並行移位寄存器的抽頭位置為並行移位寄存器的第二級寄存器的bit η bit(w-l)和第一級寄存器的bit 0 bit(n-l)；其中，η為所述CB的啞元個數；當所述CB不為Turbo解碼結果的第一個CB時，則根據所述CB的CB索引以及CB 大小，得到上一個CB還未輸出的有效數據的位數m，選擇並行移位寄存器的抽頭位置為第二級寄存器的bit (w-m) bit (w-1)和第一級寄存器的bitO bit (w-m-1)。其中，所述進行數據拼接為拼接得到的w bit數據從低比特位到高比特位依次為第二級寄存器的bit η bit(w-l)和第一級寄存器的bit 0 bit(n-l)存儲的數據； 或，拼接得到的w bit數據從低比特位到高比特位依次為第二級寄存器的 bit (w-m) bit(w-l)和第一級寄存器的bit 0 bit(w-m-l)存儲的數據。進一步地，所述方法還包括判斷拼接得到的數據中有效數據的位數是否為w ；若所述有效數據的位數不為w，則進一步判斷當前處理的CB是否為Turbo解碼結果的最後一個CB。其中，所述控制拼接結果的輸出為若所述拼接得到的數據中有效數據的位數為w時，將所述拼接結果輸出至外部緩存；若所述拼接得到的數據中有效數據的位數不為W，且當前處理的CB是最後一個CB 時，在所述有效數據後面補0或1，湊足w bit後輸出至外部緩存；若所述拼接得到的數據中有效數據的位數不為W，且當前處理的CB不是最後一個 CB時，將所述拼接得到的數據進行搬移，將所述有效數據右移至最右端，並回寫入並行移位寄存器的第一級寄存器，然後讀取下一個CB的第一個Word。一種Turbo解碼結果的輸出裝置，所述裝置包括輸入選擇模塊、並行移位寄存器、數據拼接控制模塊、輸出選擇模塊；其中，輸入選擇模塊，用於將以CB為單位存儲的Turbo解碼結果讀取到所述並行移位寄存器中；數據拼接控制模塊，用於根據所述CB的相關信息，選擇所述並行移位寄存器的抽頭位置，進行數據拼接； 輸出選擇模塊，用於控制拼接結果的輸出。
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進一步地，所述輸入選擇模塊，具體用於讀取所述CB的第一個Word，輸入到所述並行移位寄存器的第一級寄存器中；讀取所述CB的下一個Word，輸入到所述第一級寄存器中，同時，將原存儲在所述第一級寄存器中的數據並行移位到所述並行移位寄存器的第二級寄存器中；其中，所述Word的寬度w是8、16或32。進一步地，所述數據拼接控制模塊，具體用於當所述CB為Turbo解碼結果的第一個CB時，則選擇並行移位寄存器的抽頭位置為並行移位寄存器的第二級寄存器的bit η bit (w-1)和第一級寄存器的bitO bit(n-l)；其中，η為所述CB的啞元個數；當所述CB不為Turbo解碼結果的第一個CB時，則根據所述CB的CB索引以及CB大小，得到上一個CB還未輸出的有效數據的位數m，選擇並行移位寄存器的抽頭位置為第二級寄存器的 bit (w-m) bit (w-1)和第一級寄存器的 bitO bit (w-m-1)。進一步地，所述數據拼接控制模塊拼接得到的w bit數據從低比特位到高比特位依次為第二級寄存器的bit η bit(w-l)和第一級寄存器的bit 0 bit(n-l)存儲的數據；或依次為第二級寄存器的bit (w-m) bit (w-1)和第一級寄存器的bit 0 bit (w-m-1)存儲的數據。進一步地，所述數據拼接控制模塊，還用於判斷拼接得到的數據中有效數據的位數是否為w ；若所述有效數據的位數不為w，則進一步判斷當前處理的CB是否為Turbo解碼結果的最後一個CB。進一步地，所述輸出選擇模塊，具體用於若所述拼接得到的數據中有效數據的位數為w時，將所述拼接結果輸出至外部緩存；若所述拼接得到的數據中有效數據的位數不為w，且當前處理的CB是最後一個CB時，在所述有效數據後面補0或1，湊足w bit後輸出至外部緩存；若所述拼接得到的數據中有效數據的位數不為w，且當前處理的CB不是最後一個CB時，將所述拼接得到的數據進行搬移，將所述有效數據右移至最右端，並回寫入並行移位寄存器的第一級寄存器，然後讀取下一個CB的第一個Word。本發明提供的一種Turbo解碼結果的輸出方法及裝置，通過並行移位寄存器和數據拼接控制模塊實現對Turbo解碼結果的並行處理，如此，能夠低成本、高效率地實現 Turbo解碼結果的輸出，具有存儲開銷低、處理時延小和處理簡單等特點，進而能提高系統處理能力，利於成本的降低。


圖1為本發明Turbo解碼結果的輸出方法的實現流程示意圖；圖2為本發明Turbo解碼結果的輸出方法一具體實施例中Turbo解碼結果的內部緩存格式和期望的外部緩存格式的示意圖；圖3為圖2所示的Turbo解碼結果的輸出方法的一具體實施例的實現流程示意圖；圖4為圖2所示的Turbo解碼結果中第一個CB的第一個Word輸入到寄存器的示意圖；圖5為圖2所示的Turbo解碼結果中第一個CB的第二個Word輸入到寄存器的示意圖；圖6為圖2所示的Turbo解碼結果中的第一個CB的最後一個Word輸入到寄存器的示意圖；圖7為圖2所示的Turbo解碼結果中第一個CB的最後一個Word的回寫處理時寄存器的示意圖；圖8為圖2所示的Turbo解碼結果中第二個CB的第一個Word輸入到寄存器的示意圖；圖9為使用本發明的Turbo解碼結果輸出裝置的系統結構示意圖；圖10為本發明Turbo解碼結果輸出裝置的結構示意圖。
具體實施例方式本發明的基本思想為將以碼塊CB為單位存儲的Turbo解碼結果讀取到並行移位寄存器中；根據所述CB的相關信息，選擇並行移位寄存器的抽頭位置，進行數據拼接；控制拼接結果的輸出；其中，所述CB的相關信息可以為所述CB的tt元個數、CB索引、CB大小中的一種或多種。為使本發明的目的、技術方案和優點更加清楚明白，以下舉實施例並參照附圖，對本發明進一步詳細說明。圖1示出了本發明Turbo解碼結果的輸出方法的實現流程，如圖1所示，所述方法包括下述步驟步驟101，將以CB為單位進行存儲的Turbo解碼結果讀取到並行移位寄存器中；本步驟中，所述的並行移位寄存器可以為8bit、16bit、32bit的並行移位寄存器； 具體地，從存儲有所述Turbo解碼結果的內部緩存中讀取該Turbo解碼結果的一個CB的第一個Word，輸入到該並行移位寄存器的第一級寄存器中，然後再讀取下一個Word，輸入到並行移位寄存器的第一級寄存器中，原存儲在第一級寄存器中的數據並行移位到第二級寄存器中；其中，所述Word的寬度w也可以為8、16或32，分別記為Word8、Wordl6或Word32 ；步驟102，根據上述CB的相關信息，選擇並行移位寄存器的抽頭位置，進行數據拼接；具體地，本步驟中，可以根據所述CB的啞元個數、CB索弓丨、CB大小等參數的一種或多種，進行抽頭位置的選擇；當所述CB為Turbo解碼結果的第一個CB時，則選擇並行移位寄存器的抽頭位置為並行移位寄存器的第二級寄存器的bit η bit (w-1)和第一級寄存器的bitO bit(n-l)；其中，η為啞元個數；當所述CB不為Turbo解碼結果的第一個CB時，則根據CB索引以及CB大小，得到上一個CB還未輸出的有效數據的位數m，選擇並行移位寄存器的抽頭位置為第二級寄存器 Wbit(W-Hi) bit(w-l)和第一級寄存器的bitO bit(w-m-l)；其中拼接得到的w bit 數據從低比特位到高比特位依次為第二級寄存器的bit η bit(w-l)和第一級寄存器的 bit 0 bit(n-l)存儲的數據；或，依次為第二級寄存器的bit (w-m) bit(w-l)和第一級寄存器的bit 0 bit(w-m-l)存儲的數據。具體地，當w為8時，當CB為該Turbo解碼結果的第一個CB時，可能會需要填充啞元，來保證該Turbo解碼結果的每一個CB的長度相同；例如，當第一個CB的啞元個數為 2時，且當並行移位寄存器的第二級寄存器已輸入該CB的第一個Sbit數據，第一級寄存器已輸入該CB的第二個Sbit數據時，第二級寄存器的前兩位bit存儲的數據為上述填充的現元，不是Turbo解碼結果的有效數據，因此，需要選擇的並行移位寄存器的抽頭位置為第二級寄存器的後六位bit的抽頭和第一級寄存器前兩位bit的抽頭，拼接得到一個8bit的數據。步驟103，控制拼接結果的輸出；這裡，將上述拼接得到的w bit數據輸出至外部緩存等，然後重複上述步驟，直至取完一個CB的最後一組數據，由於CB的大小不一定是w的整數倍，故最後一組數據中還可能包含有無效數據；具體地，本步驟還包括判斷拼接得到的數據中有效數據的位數是否為w ；若所述有效數據的位數不為w，則進一步判斷當前處理的CB是否為Turbo解碼結果的最後一個 CB ；相應地，若所述拼接得到的數據中有效數據的位數為w時，將所述拼接結果輸出至外部緩存；若所述拼接得到的數據中有效數據的位數不為w，且當前處理的CB是最後一個CB 時，可以在所述有效數據後面補0或1，湊足W bit後輸出至外部緩存等；若所述拼接得到的數據中有效數據的位數不為W，且當前處理的CB不是最後一個 CB時，將所述拼接得到的數據進行搬移，將所述有效數據右移至最右端，並回寫入並行移位寄存器的第一級寄存器，然後讀取下一個CB的第一個Word ；具體地，回寫至第一級寄存器後，此時，步驟102拼接得到的w bit數據均為無效數據，捨棄即可，然後重複步驟101，讀取下一個CB的第一個Word。圖2示出了本發明Turbo解碼結果的輸出方法一具體實施例中Turbo解碼結果的內部緩存格式和期望的外部緩存格式，為了方便描述，假定3GPP中CB的最大長度為64bit， 並假定當前處理的TB的長度為1Mbit，假定DSP/CPU系統採用Word寬度w為8，即採用 WordS0根據CB分隔算法，劃分得到的CB總數為3，每個CB的長度為52bit，填充的啞元為 2bit，在上述條件下，Turbo解碼完畢後，三個CB的內部緩存格式如圖2中箭頭左邊所示， 該Turbo解碼結果期望的外部緩存格式如圖2中箭頭右邊所示；圖2中箭頭左邊所示的三個矩形框依次為第一個CB、第二個CB、第三個CB的硬判決結果；其中，第一個CB的硬判決結果中，第一個8bit數據的前兩位為填充的 元，每個CB的最後四位為補齊的無效數據； 箭頭右邊所示的期望的外部緩存格式為左邊CB去除無效數據後的拼接結果。圖3為對圖2所示的Turbo解碼結果的輸出方法的具體實施例的實現流程，本實施例中，Word的寬度w為8 ；如圖3所示，所述實施例包括下述步驟步驟301，讀取第一個CB的第一個Word，存入並行移位寄存器的第一級寄存器中；具體地，如圖4所示，讀取第一個CB的第一個Sbit數據存入並行移位寄存器的第一級寄存器，此時，該並行移位寄存器的第二級寄存器還未存入數據。步驟302，讀取該CB的第二個Word，存入該並行移位寄存器的第一級寄存器中，此時，原第一級寄存器中緩存的數據移位到第二級寄存器中；具體地，如圖5所示，讀取第一個CB的第二個Sbit數據，輸入到並行移位寄存器的第一級寄存器中，原存儲在第一級寄存器中的數據並行移位到第二級寄存器中。步驟303，根據該CB的相關信息，如啞元個數、CB索引、CB大小等參數選擇第一級寄存器和第二級寄存器的抽頭位置，進行數據拼接；具體地，參照圖5，由於第二級寄存器的bitO、bitl位置中的數據為填充的啞元， 故選擇的抽頭位置為第二級寄存器的bit2 bit 7和第一級寄存器的bitO bit 1，來進行數據拼接。步驟304，將拼接得到的Sbit數據輸出至外部緩存等；具體地，此處，拼接後輸出的數據從低比特位到高比特位依次為第二級寄存器的 bit2 bit 7，然後為第一級寄存器的bitO bit 1。步驟305，讀取該CB的下一個Word，存入該並行移位寄存器的第一級寄存器中， 此時，原第一級寄存器中緩存的數據移位到第二級寄存器中，並判斷本步驟中根據抽頭位置拼接得到的Word中有效數據的位數是否為8，若是，執行步驟304，若不是，則執行步驟 306 ；具體地，第一個CB的最後一個Word中有效數據的位數為4，不足8位，參見圖6， 當上述最後一個Word輸入到第一級寄存器中，此時拼接得到的Word中有效數據的位數仍為8，故執行步驟304，將拼接得到的Sbit數據輸出至外部緩存，然後重複執行該步驟；應當注意，此時暫不進行Turbo解碼結果的下一個Word的讀取，而是將一個隨機的8bit數據存入第一級寄存器，同時將原第一級寄存器中數據並行移位至第二級寄存器， 具體可參照圖7，此時拼接得到的Sbit數據中含有2bit的有效數據，故執行步驟306。步驟306，判斷當前處理的CB是否為Turbo解碼結果的最後一個CB，若是，則執行步驟304，具體可以在不足8位的有效數據後面補0或1，湊足Sbit後輸出至外部緩存；若否，則執行步驟307;具體地，參照圖7，當前處理的CB並不是Turbo解碼結果的最後一個CB，故執行步驟 307.步驟307，將拼接得到的Sbit數據中的有效數據右移至右端，回寫入第一級寄存器，原第一級寄存器中緩存的數據移位到第二級寄存器中；具體地，參見圖7，將步驟305拼接得到的Sbit數據中的有效數據進行搬移，右移至最右端，利用隨機數據補全到8bit後，回寫入第一級寄存器。步驟308，讀取下一個CB的第一個Word，存入第一級寄存器，原第一級寄存器中含有有效數據的8bit數據移位到第二級寄存器中，然後執行步驟303，重新確定抽頭位置，進行數據拼接；具體地，參見圖8，當第二個CB的第一個Word存入第一級寄存器後，此時第二級寄存器中bite bit7的位置為第一個CB剩餘未輸出的2個有效數據，因此此時，確定的抽頭位置為第二級寄存器的bite 7和第一級寄存器的bitO 5，然後重複上述步驟，直至得到如圖2箭頭右邊所示的期望的外部緩存格式的Turbo解碼結果。圖9示出了使用本發明的Turbo解碼結果輸出裝置的系統結構示意，如圖9所示， 所述輸出裝置可以內置於ASIC/FPGA的Turbo解碼處理單元中，其從內部緩存讀取Turbo 解碼結果，通過輸出裝置處理後，輸出給外部存儲，然後提供給CPU/DSP使用。圖10示出了本發明的Turbo解碼結果輸出裝置的結構示意，如圖10所示，所述輸出裝置包括輸入選擇模塊、並行移位寄存器、數據拼接控制模塊、輸出選擇模塊；其中，輸入選擇模塊，用於將以CB為單位存儲的Turbo解碼結果讀取到所述並行移位寄存器中；數據拼接控制模塊，用於根據所述CB的相關信息，選擇所述並行移位寄存器的抽頭位置，進行數據拼接；輸出選擇模塊，用於控制拼接結果的輸出。進一步地，所述並行移位寄存器包括第一級寄存器和第二級寄存器。進一步地，所述輸入選擇模塊，具體用於讀取所述CB的第一個Word，輸入到所述並行移位寄存器的第一級寄存器中；讀取所述CB的下一個Word，輸入到所述第一級寄存器中，同時，將原存儲在所述第一級寄存器中的數據並行移位到所述並行移位寄存器的第二級寄存器中；其中，所述Word的寬度w是8、16或32，分別記為Word8、Wordl6或Word32。進一步地，所述數據拼接控制模塊，具體用於當所述CB為Turbo解碼結果的第一個CB時，則選擇並行移位寄存器的抽頭位置為並行移位寄存器的第二級寄存器的bit η bit(w-l)和第一級寄存器的bitO bit(n-l)；其中，η為所述CB的啞元個數；當所述CB不為Turbo解碼結果的第一個CB時，則根據所述CB的CB索引以及CB大小，得到上一個CB還未輸出的有效數據的位數m，選擇並行移位寄存器的抽頭位置為第二級寄存器的 bit(w-m) bit (w-1)和第一級寄存器的 bitO bit (w-m-l)。其中，所述數據拼接控制模塊拼接得到的w bit數據從低比特位到高比特位依次為第二級寄存器的bit η bit (w-1)和第一級寄存器的bitO bit (n-1)存儲的數據；或依次為第二級寄存器的bit (w-m) bit (w-1)和第一級寄存器的bitO bit (w-m-l)存儲的數據。進一步地，所述數據拼接控制模塊，還用於判斷拼接得到的數據中有效數據的位數是否為w ；若所述有效數據的位數不為w，則進一步判斷當前處理的CB是否為Turbo解碼結果的最後一個CB。進一步地，所述輸出選擇模塊，具體用於若所述拼接得到的數據中有效數據的位數為w時，將所述拼接結果輸出至外部緩存；若所述拼接得到的數據中有效數據的位數不為w，且當前處理的CB是最後一個CB時，在所述有效數據後面補0或1，湊足w bit後輸出至外部緩存；若所述拼接得到的數據中有效數據的位數不為w，且當前處理的CB不是最後一個CB時，將所述拼接得到的數據進行搬移，將所述有效數據右移至最右端，並回寫入並行移位寄存器的第一級寄存器，然後讀取下一個CB的第一個Word。以上所述，僅為本發明的較佳實施例而已，並非用於限定本發明的保護範圍。
權利要求
1.一種Turbo解碼結果的輸出方法，其特徵在於，所述方法包括將以碼塊CB為單位存儲的Turbo解碼結果讀取到並行移位寄存器中； 根據所述CB的相關信息，選擇並行移位寄存器的抽頭位置，進行數據拼接； 控制拼接結果的輸出。
2.根據權利要求1所述的方法，其特徵在於，所述將以CB為單位存儲的Turbo解碼結果讀取到並行移位寄存器中為讀取所述CB的第一個Word，輸入到所述並行移位寄存器的第一級寄存器中；其中，所述Word的寬度w是8、16或32 ；讀取所述CB的下一個Word，輸入到所述並行移位寄存器的第一級寄存器中，同時，將原存儲在第一級寄存器中的數據並行移位到所述並行移位寄存器的第二級寄存器中。
3.根據權利要求1或2所述的方法，其特徵在於，所述根據所述CB的相關信息，選擇並行移位寄存器的抽頭位置為當所述CB為Turbo解碼結果的第一個CB時，則選擇並行移位寄存器的抽頭位置為並行移位寄存器的第二級寄存器的bit η bit (w-1)和第一級寄存器的bit 0 bit(n-l)； 其中，η為所述CB的啞元個數；當所述CB不為Turbo解碼結果的第一個CB時，則根據所述CB的CB索引以及CB大小， 得到上一個CB還未輸出的有效數據的位數m，選擇並行移位寄存器的抽頭位置為第二級寄存器的bit (w-m) bit (w-1)和第一級寄存器的bitO bit (w-m-1)。
4.根據權利要求3所述的方法，其特徵在於，所述進行數據拼接為拼接得到的wbit 數據從低比特位到高比特位依次為第二級寄存器的bit η bit(w-l)和第一級寄存器的 bit 0 bit (n-1)存儲的數據；或，拼接得到的w bit數據從低比特位到高比特位依次為第二級寄存器的bit(w-m) bit(w-l)和第一級寄存器的bit 0 bit(w-m-l)存儲的數據。
5.根據權利要求1所述的方法，其特徵在於，所述方法還包括 判斷拼接得到的數據中有效數據的位數是否為w ；若所述有效數據的位數不為w，則進一步判斷當前處理的CB是否為Turbo解碼結果的最後一個CB。
6.根據權利要求5所述的方法，其特徵在於，所述控制拼接結果的輸出為若所述拼接得到的數據中有效數據的位數為w時，將所述拼接結果輸出至外部緩存； 若所述拼接得到的數據中有效數據的位數不為w，且當前處理的CB是最後一個CB時， 在所述有效數據後面補0或1，湊足w bit後輸出至外部緩存；若所述拼接得到的數據中有效數據的位數不為w，且當前處理的CB不是最後一個CB 時，將所述拼接得到的數據進行搬移，將所述有效數據右移至最右端，並回寫入並行移位寄存器的第一級寄存器，然後讀取下一個CB的第一個Word。
7.—種Turbo解碼結果的輸出裝置，其特徵在於，所述裝置包括輸入選擇模塊、並行移位寄存器、數據拼接控制模塊、輸出選擇模塊；其中，輸入選擇模塊，用於將以CB為單位存儲的Turbo解碼結果讀取到所述並行移位寄存器中；數據拼接控制模塊，用於根據所述CB的相關信息，選擇所述並行移位寄存器的抽頭位置，進行數據拼接；輸出選擇模塊，用於控制拼接結果的輸出。
8.根據權利要求7所述的裝置，其特徵在於，所述輸入選擇模塊，具體用於讀取所述 CB的第一個Word，輸入到所述並行移位寄存器的第一級寄存器中；讀取所述CB的下一個 Word，輸入到所述第一級寄存器中，同時，將原存儲在所述第一級寄存器中的數據並行移位到所述並行移位寄存器的第二級寄存器中；其中，所述Word的寬度w是8、16或32。
9.根據權利要求7或8所述的裝置，其特徵在於，所述數據拼接控制模塊，具體用於當所述CB為Turbo解碼結果的第一個CB時，則選擇並行移位寄存器的抽頭位置為並行移位寄存器的第二級寄存器的bit η bit(w-l)和第一級寄存器的bitO bit(n-l)；其中，η 為所述CB的啞元個數；當所述CB不為Turbo解碼結果的第一個CB時，則根據所述CB的CB 索引以及CB大小，得到上一個CB還未輸出的有效數據的位數m，選擇並行移位寄存器的抽頭位置為第二級寄存器的bit (w-m) bit (w-1)和第一級寄存器的bitO bit (w-m-1)。
10.根據權利要求9所述的裝置，其特徵在於，所述數據拼接控制模塊拼接得到的w bit數據從低比特位到高比特位依次為第二級寄存器的bit η bit(w-l)和第一級寄存器的bit 0 bit(n-l)存儲的數據；或依次為第二級寄存器的bit (w-m) bit (w-1)和第一級寄存器的bit 0 bit(w-m-l)存儲的數據。
11.根據權利要求7所述的裝置，其特徵在於，所述數據拼接控制模塊，還用於判斷拼接得到的數據中有效數據的位數是否為w ；若所述有效數據的位數不為w，則進一步判斷當前處理的CB是否為Turbo解碼結果的最後一個CB。
12.根據權利要求7所述的裝置，其特徵在於，所述輸出選擇模塊，具體用於若所述拼接得到的數據中有效數據的位數為w時，將所述拼接結果輸出至外部緩存；若所述拼接得到的數據中有效數據的位數不為w，且當前處理的CB是最後一個CB時，在所述有效數據後面補0或1，湊足w bit後輸出至外部緩存；若所述拼接得到的數據中有效數據的位數不為 w,且當前處理的CB不是最後一個CB時，將所述拼接得到的數據進行搬移，將所述有效數據右移至最右端，並回寫入並行移位寄存器的第一級寄存器，然後讀取下一個CB的第一個 Word。
全文摘要
本發明提供了一種Turbo解碼結果的輸出方法及裝置，所述方法包括將以碼塊CB為單位存儲的Turbo解碼結果讀取到並行移位寄存器中；根據所述CB的相關信息，選擇並行移位寄存器的抽頭位置，進行數據拼接；控制拼接結果的輸出。本發明提供的一種Turbo解碼結果的輸出方法及裝置，通過並行移位寄存器和數據拼接控制模塊實現了對Turbo解碼結果的並行處理，能夠低成本、高效率地實現Turbo解碼結果的輸出，具有存儲開銷低、處理時延小和處理簡單等特點，提高了系統處理能力，利於成本的降低。
文檔編號H03M13/29GK102201818SQ201110122720
公開日2011年9月28日 申請日期2011年5月12日 優先權日2011年5月12日
發明者吳楓, 張彩虹, 董亮, 陳月強 申請人:中興通訊股份有限公司