計算機接口板的製作方法
2023-06-29 00:37:51 2
專利名稱：計算機接口板的製作方法
技術領域：
本發明的主題是一種計算機接口板，用於由作為控制器的一臺中/大型計算機和作為智能和非智能終端的一臺個人計算機組成的、並構成一個工作站的裝置中。此接口板藉助四個功能塊工作包括輸入存貯器(1)，中央存貯區(2)，中央存貯器(3)和雙埠通訊存貯器(4)。另外還有一發送/接收塊(5)和一處理器(6)。這些組件的總體配置，使該接口板執行的通訊協議，既保證個人計算機有較快反應時間，又同時將工作站的各終端設備互相隔離。
設有大/中型計算機的裝置或系統中，最好能採用智能終端。在採用了這種智能終端時，中/大型計算機與終端之間的交互作用程度基本上由該計算機的基礎軟體所決定，從而由其控制與終端對話的通道。
在此，申請人研製了一個個人計算機(PC)可作為這樣的一臺智能終端它能按照予定的格式經過一通訊通道來採用一臺中/大型計算機的資源。
該中/大型計算機提供的一組功能被配置成如同一臺智能終端，其文件服務程序稱之為FSERV，但它不僅只限於訪問文件，它也是PC和該中/大型計算機之間進行對話的一個邏輯實體。
對此我們決定了設置一備表，據此除以PC代替智能終端外，還可代替非智能終端。
按照該備表，此中/大型計算機將PC作為一個三終端組，即-一邏輯終端(FSERV)-一人機對話圖示屏幕式終端(顯示器);
-一非人機對話列印式終端(印表機)。
這組合在一臺PC中的三個終端就是我們將稱之為的辦公室工作站(O.W.S)。
一臺中/大型計算機與多個終端間的通訊可經由一個串接接口式(SIF)通訊通道來形成，其方法是經過此通道的一切通訊全都都可到達所有的終端，但利用一邏輯辨別系統，它們中僅有一個能響應。
對話中，起始方只能是控制器，在這裡就是中/大型計算機，因此在其和各終端之間就建立有一周期詢問的過程。通訊線路為各終端共享這一事實就意味著總的響應速度決定於每一終端的響應速度。
本發明的主題就是一種被設計為用作SIF式通訊通道與PC母線間接口的接口板，其主要目的是執行與上述那樣的工作站(W.S.C)間的通訊協議，以能使PC具有較多的響應時間，而同時仍維持與中/大型計算機間的對話。
此接口板將工作站(W.S.C)的三臺裝置相互隔離，就是使它們的數據完全各自獨立地連接到(或接口到)PC。
這一實際上是一臺具有標準化格式的PC的接口板設置有下列設備-一臺執行能處理所說協議邏輯和維持與PC對話的固定程序(固件)的微處理機。其工作頻率為約3.75MHz;
-一專門設計用作由線路接收和發送信息並應用具體設備(硬體)對這些信息進行前期分析的線路部件，它由SSI和MSI電路以及用作解碼器的、4K字節的用電力的可編程只讀存貯器(EPROM)組成。
-8K字節靜態隨機存取存貯器(RAM);
-8K字節EPROM;
-1K字節的具有兩個同時訪問埠的RAM，由此構成接口和PC母線間的通訊機構。
作為本發明主體的該接口板的總的優點就在於A.對信息的快速分析和敏捷的反應時間，足以滿足通道的實際技術要求和優化線路利用方面的效率(因為這裡要處理的是能為各不同終端所共享的線路);
B.具有足夠的處理能力來執行通訊協議並在構成工作站(O.W.S)的三個組成單元間進行信息分配。這就使得PC的處理器不致於過負荷工作，並能避免與中/大型計算機間對話速度的降低。
同時，接口板本身還能進行部分的信息處理工作;
C.對傳送中的信息仍能保持有足夠的存貯容量。設置中間數據寄存器而使平均數據流通保持正常。
鑑於所具備的處理能力，而能靈活地適應於各種不同的通訊協議，因此除工作站(O.W.S)所需的標準協議外，在同樣的具體條件下還能執行其它一些協議。
所有這些就使人們獲得具有極為先進的功能特性的接口板使之具有生命力，並賦於其欲執行功能以優良特點。
為更好地理解本發明的特點，在附圖中以一實例(僅僅為說明而不為了限定)介紹一種優良的工業製造型式。
如下圖1為推薦的接口板裝置的功能方框圖;
圖2為接口板功能裝置中的發送/接收塊的工作原理圖;
圖3-8為接口板電路圖中的各不同部分的線路圖。
本發明的主題是構成一用作通訊通道與個人計算機(PC)母線間接口的接口板。所說的這一接口板按照圖1中所示的功能方框圖組成。其中具有四個針對各不同目的的用以存貯信息的功能塊，它們分別是輸入存貯區(或緩存器)(1)，中央存貯區(或緩存器)(2)，中央存貯器(3)和雙埠通訊存貯器(4)。
一個專用模塊(5)用於發送和接收信息，它能直接寫入輸入存貯區(1)或者還能通過處理器(6)與其餘各功能塊進行通訊。
在上面裝置中，輸入存貯區(1)為第一信息接收器，並確定接口所能處理的數據塊的最大長度。所說的這一輸入存貯區(1)是此系統所包含的三個組成單元，即智能終端(FSERV)、對話終端(顯示器)和非對話終端(印表機)共用的。這三個單元組合在一PC內，共同構成一工作站(O.W.S)。
中央存貯區(2)是一個能提供高級記憶的中間存貯部件，考慮到輸入存貯區(1)是形成O.W.S的三個組成單元所共用的，因之每一單元都有一可用的區域來複製輸入存貯區(1)的內容以便迅速使其空出。
通訊存貯器(4)具有同時訪問接口和PC的兩個埠，因而它就成為此二者之間交換信息的傳送媒介。
此外，存貯器還具有由另一埠信號來啟動一埠中信號的機構，這些信號能用來執行具體的通訊協議。因此，接口就可對PC產生中斷，而這本身能指明注意該接口的必要性。
中央存貯器(3)包含有程序和所需的控制變量，而處理器(6)則利用發送/接收塊(5)所產生的中斷來注意線路命令，另一方面利用對接口部分的查詢和對PC部分的中斷來維持與PC的對話。
發送/接收塊(5)按圖2中所示的工作原理圖組成。所說的該原理圖表明了兩個不同的分支，一個相當於發送(右分支)，另一個相當於接收(左分支)。它們每一個中都具有一置於通訊線路和其餘電路部分之間的第一信號調節塊(7)。
在發送分支中，還有一奇偶位發生塊(8)和另一用於將發送字串行排列的模塊(9)。這一模塊的特點是使每一執行單一指令的線路能發送一定數量的畢特到處理器，而總奇偶校驗(在此時位於中間的)是自動產生的。
在接收分支中，經過適當的串/並轉換(10)之後，對信號進行下列檢驗-在塊區(11)進行奇偶校驗和終端方向測試;
-在塊區(12)作傳送差錯檢驗，並將其加以存貯，以便在中斷時處理器能採取必要的行動。
-在塊區(13)由一FPROM對信息進行予解碼，這時如果為控制信息，即進入塊區(14)以通知處理器進行適當的操作;但如果為數據的話，即進入塊區(15)將其直接寫進輸入存貯區或緩存器(1)。
與上述所有這些相對應，對以圖3至圖8所表明的各部分電線路圖提及的功能，轉換成下面詳細說明的操作。
1.接受和串/並轉換1.1.位(BIT)邏輯值檢索由線路到達的信號，如果信號源距離很遠，可能會有很大衰減，由輸入運算放大器(16)進行檢索(見圖3)，並將所說信號復原後送至插腳(17)。
電路(18)和(19)連接起來組成一16位移位寄存器，其作用是逐位地檢索由運算放大器傳送來的、經電路(19)的插腳(20)和(21)進入所說寄存器的信號的邏輯值是「1」還是「0」。
位邏輯值的檢驗是以15MHz時鐘對輸入信號進行採樣來完成的，此時，到達電路(19)的插腳(20)和(21)上的信號每隔66.6ns被寫入移位寄存器的後隨部位一次，而放大器輸出的上升邊沿即在(19)的插腳(22)上產生一個399.6+/-66.6ns的尖峰。所說的這一尖峰即被用作為一個脈衝或位有效信號或選通，而此時(19)插腳(23)的值即決定了這一位的邏輯值，為接通電路，通訊線路是在運行中的，所以要由接收到第一個完整的位來檢索其正確值。
1.2.計數「0」的數。
如圖3所示，電路(24)用來計數「0」的個數，即(19)插腳(22)中的每一位有效脈衝都送給計數器-時鐘脈衝，從而完成以下兩個動作中的一個計數如果插腳(25)為「1」，也就是說如果運算放大器(16)的插腳(17)為「0」，這就表明可接收到的位值為「0」;
裝載如果插腳(25)為「0」，就表明所接收的位值為「1」。
只要在計數器計滿數之前接收到「1」，計數器就要被重新加載，這就將使計數器處於計數等於2的情況;而在連續接收到14個「0」時，計數器就將達到15的狀態，這時它將封鎖插腳(26)，並產生-CYO信號，將計數器封鎖住直到一個「1」到達時對其重新加載為止。
-CYO信號在達到14個「0」後繼續保持有效，直到一個「1」到來為止，亦即最少計數得14個「0」。這對予先考慮到一個以「0」結尾的後跟有14個「0」的情況是必要的。
1.3.對字的位數計數由圖3中可看到，電路(27)用對每一跟隨在14個「0」之後的字的位數進行計數，這時計數器的時鐘脈衝於(19)的插腳(22)給予位有效脈衝，而使計數器按照插腳(28)的狀態進行計數或加載。
當計數器(24)的插腳(26)為高電位時，「或非」門(29)於計數器(27)的裝載輸入端產生一個「0」，此計數器即按所接收到的相應時鐘邊沿以狀態2重新加載，並且從(24)的輸出變成低電位的瞬間，計數器(27)將計數14個畢特(位)和使得可能在「與非」門(30)產生字選通有效脈衝。同時這同一信號還促使計數器重新加載以便開始對下一字的畢特(位)進行計數，在信號CYW起作用時，它將通過門(29)將「0」置於裝載輸入。
假設字選通有效信號脈衝作用於「或非」門(30)的插腳(31)上，促使使用反向器(34)的(18)的輸出(32)和(33)有效的邊沿在雙穩(36)的插腳(35)上產生一脈衝而將其觸發。緊接著(18)的下一個移位，插腳(37)經由反向器(34)將雙穩復位。由此而得到一個132ns寬的字有效脈衝。
1.4.奇偶校驗由雙穩(38)對到達中的字作奇偶校驗。如圖3中所示，此時這一雙穩時鐘是通過反向器(39)由(19)的插腳(22)上的位選通有效信號得到的。所說雙穩(38)的輸入(40)和(41)連接到持有畢特(位)邏輯值的(19)的插腳(23)。
當輸入位是「1」時，雙穩被強迫觸發;而當它為「0」時，則無變化。由於「1」的個數一定是奇數，而我們是由零開始的，所以如果不存在差錯，雙穩(38)的反相輸出(42)必定是「1」。信號-PRIT如果是「1」，即表明有差錯。
當「與非」門(43)的輸出是「0」時，執行奇偶校驗雙穩復位。在要開始對一新字的畢特(位)進行計數時即將該雙穩復位，此時(29)的輸出為「0」。在這種情況下，(19)的輸出(44)和(35)以及門(46)通過「與非」門(43)給雙穩提供清除脈衝(見圖3)。
1.5.「0」指示信號再次參看圖3，在存貯了已達到14個「0」這一信息後，門(43)的輸出為該雙穩的輸入，而使奇偶校驗雙穩復位的脈衝邊沿便將由插腳(48)送入的計數器(24)的輸出狀態存進雙穩(47)。
14個「0」的指示信號從開始接收它們後面的字的第一畢特(位)起直到下一字起頭一直保持有效。
1.6.串/並轉換同樣在圖3中，電路(49)和(50)也組成一個16位的移位寄存器，其時鐘由(19)的插腳(22)提供位選通有效脈衝，其輸入則由(19)的插腳(23)經(50)的插腳(51)和(52)實現。這樣就將字的14畢特(位)的邏輯內容存貯起來。
對應於地址的畢特(位)輸入比較器(53)將它們與在「與非」門(55)附近的輸入端(54)上的信號選擇相比較，其輸出信號為SELESP，它在地址為「1-1-1」時有效。
對應於(50)的輸出(56)和(49)的(57)的畢特(位)在「或非」門(58)中相組合，因為對全部控制字(CW)來說，這兩畢特(位)均為「0」，而對於以後它們的解碼，為避免相應的差錯，這兩個畢特(位)哪一個是「1」亦無關。
1.7.符合(一致)信號這一信號表明控制字CW中所含地址與由微型開關所選擇的地址相一致，它由「或非」門(59)的輸出得到。(59)可為比較器(53)的輸出信號(54)啟動，或者在(55)輸出存在一特定選擇時啟動。
比較器(53)的一邊為對應於來自(49)的CW的地址的畢特(位)，另一邊則為由微型開關所選定的「1」或「0」值。
比較器的插腳(60)還輸入信號-PRIT，以保證其為「0」。14個「0」時所產生的信號到達插腳(61)啟動比較過程，這時只有在收到緊隨14個「0」之後的、並且無奇偶差錯的字時，信號MATCH才成為有效。
使信號MATCH起作用的另一途徑是藉助特定地址，在這種情況下對所有工作站均起作用，而無需執行比較操作。
1.8.特定選擇當一控制字CW具有「1-1-1」的地址時，信號SELESP即被激活。從「與非」門(55)得到的4個輸入信號，其中3個對應於來自(49)的CW的3地址位，另一個則為「與非」門(62)所輸出的許可信號。作特定選擇僅在表明14個「0」的信號為有效且沒有奇偶差錯時才可能。
2.解碼和差錯檢測2.1.EPROM解碼器現在來看圖4，對控制字的解碼由EPROM(63)執行(見圖4)，其地址輸入端接收下列信號對應於由電路(49)和(50)所組成的移位寄存器的各個輸出(圖3)，其中作為地址的以及為「或非」門(58)所組合的(64)和(65)信號除外;
(63)的插腳(66)上的指明欲加以解碼的字為數據的信號ESCR;
特定選擇信號SELESP。
所說的EPROM輸出的數據可分成兩組a)(67)和(68)為具有特定功能的數據;
b)(69)和(70)構成存貯於(71)中的一個命令或差錯碼的數據。
2.2.差錯檢測仍參見圖4，我們相信在解碼過程中必須對任何類型的差錯均行檢測，兩種差錯檢測是a)第一種為那些在作檢測時存貯在(72)中的和那些在處理器被中斷時能將其讀出的;
b)第二種為那些在發生時產生中斷並在EPROM(63)的數據輸出端(69)和(70)被加以編碼的。
下列這些信號進入(72)給出一確定的值「0」或「1」，確定和清除差錯;
-TCK1，來自「與非」門(74)的輸出，由插腳(73)輸入。這一信號產生於EPROM(63)的輸出(68)，並經信號STRB(字有效脈衝)和信號MATCH(地址符合)過濾，被用於防止接收不正確的控制字CW;
-TCK2，來自「與非」門(76)的輸出，由插腳(75)輸入。這一信號產生於EPROM(63)的輸出(77)，經信號STRB過濾，用於防止接收不正確的數據字DW;
-TCKP，來自「與非」門(79)的輸出，由插腳(78)輸入。這一信號由奇偶校驗信號-PRIT所產生，經選通STRB有效信號或脈衝過濾，並由「或非」門(80)的輸出決定是否接收到14個「0」(CW的情況下)，或者是否是數據(在DW的情況下)。這一信號用來防止接收帶有奇偶位差錯的字，這種字當然是不能送給任一工作站的。
-AUCK，來自構成直接存貯器存取(DMA)的電路，由插腳(81)輸入。
-BUCK，由插腳(82)輸入，用於擦除被AUCK寫入的差錯。它是圖7中的地址解碼器(83)所產生的。
-BTCK，輸入「與非」門(84)，後者輸出送到(72)的插腳(85)和(86)。它用來擦除被-TCK1，-TCK2和-TCKP寫入的差錯，它是由圖7中的地址解碼器(83)所產生的。傳輸中的差錯同時也被輸入寫命令所產生的信號BSELES所擦除。
2.3.寫入命令參照圖4，在識別了一寫入命令後，一方面必須採取行動啟動後續字的DMA請求，以便將它們寫入存貯器，另一方面必須給EPROM一指示，這些後續字須作為數據進行分析。
EPROM(63)的輸出(67)將因寫入命令而有效，並經信號STRB和MATCH作適當的過濾，而在(88)的插腳(87)產生信號-SELES。
這一信號在由插腳(89)和(90)輸入後存放在(72)中。圖7中解碼器(83)產生的信號BSESES被用來擦除這一指示信號。
另一方面，信號SELE在兩個雙穩(91)和(92)的插腳(93)和(94)上起時鐘作用。當此二雙穩的輸入接地時，即使得信號WR和ESCR起作用。
信號WR用於經由圖6中的「與非」門(95)啟動DMA請求。信號ESCR由插腳(66)輸入EPROM(63)，使其對字作為數據字DW加以分析。
在達到14個「0」或者發生清除時，同時使用來自圖6中「與非」門(96)的信號CYORES，就使信號ESCR成為有效。信號WR亦因這一信號失去作用，但它本身又能因傳輸中的任何誤差通過「與非」門(97)而成為無效。
2.4.中斷請求為通知處理器輸入新的命令，或者甚至為通知它一特定的誤差碼。EPROM(63)激活輸出(98)(見圖4)。這裡有兩條進行中斷請求的途徑a)第一條途徑是通過門(99)，並經信號STRB和MATCH過濾。這是通知處理器一新的命令到達或者所接收到的控制字CW中具有一定差錯的通常途徑;
b)第二條途徑是通過門(100)，並經信號ESCR和STRB過濾。這條途徑用來通知處理器所接收到的數據字DW中的任何特定差錯碼。
(102)的插腳(101)上的信號-INTCW與中斷線相對應。這一信號為組合門(99)和(100)的輸入的「與非」門(103)的輸出激活。
這一信號由圖7中地址解碼器(104)所產生的信號-LEST而失去作用。
「與非」門(103)的輸出除了激活信號-INTCW外還促使(71)裝載EPROM(63)產生於其輸出端(69)和(70)的一個編碼和保存在(72)中的信息。這時，當處理器識別到此中斷而將信號-LEST激活時，由(71)輸出的信息是允許的，因此它能為計算機所讀取。
3.線路輸出3.1.一個字的14畢特(位)的取得假定協議要求以14位的字進行通訊，而處理器具有8位的母線，那麼在對術語的解碼中某些地址線必定會以單個輸入/輸出指令用來產生全部畢特(位)。此外，此設備本身還作奇偶校驗計算。
為了將字的14畢特(位)加以串行排列，它們被裝載入一個由電路(105)和(106)所組成的、並行輸入串行輸出的移位寄存器中(見圖5)。
第一位是起始畢特(位)，它總是「1」，並被賦值給地址線(134)。而第二位指明所要處理的是一裝置狀態字(DSW)還是數據字(DW)，以及是否已被賦值給地址線(133)。
第三至第十位在DSW情況下相應於工作站的地址和狀態，而在DW時則相應於數據的8畢特(位)。這些畢特(位)也由處理器賦值給數據母線。
第十一位在DSW時對應於裝置形式指示，此時它被固定為「1」，而在DW時則對應於8數據畢特(位)的奇偶校驗位，一奇偶校驗發生器(107)和一多路器(108)被設置用來為這一畢特(位)產生適當的邏輯值，即利用地址線(135)和(136)來選擇進入(107)的數據8畢特(位)中的奇偶校驗位或一個「1」。
第十二和十三位在DSW時對應於裝置的識別並總為「1」，而在DW時它們總是「0」。此兩畢特(位)組合一起被賦值給地址線(133)，見圖5。
第十四位總是相當於字的總奇偶校驗位，在DW時，儘管數據具有它自己的奇偶校驗位和其餘的值均是不變的，它的值始終是固定的;而在DSW時，它的值則取決於第三至十畢特(位)的奇偶校驗。利用對應於多路器(108)選擇輸入的線(135)和(136)，可在兩種情況下取得各自適應的值。
在傳送DSW時，如果第三至十位具有偶數奇偶校驗值，這第十四奇偶校驗位一定是「0」;而如果它的校驗位為奇數，則對應於(107)的輸出(108)。這一判斷是基於這樣的事實，即不進入奇偶發生電路的其餘畢特(位)均全部是「1」。
3.2.畢特(位)幅值編碼為傳送每一畢特(位)作如下調製。畢特(位)起始定時是確定的，畢特(位)開始時為高電平，而在根據它是「1」還是「0」所決定的一段時間後變為低電平。
為進行上述形式的調製，採用一雙穩(110)，見圖5，其由插腳(11)的輸出直接到達線路激振器，它具有三個相接續的不同狀態a).首先為高電平，這是傳送「1」或「0」兩者共同的部分;
b).接著的輸出將取決於欲傳送的值;
c).第三部分將為低電平，相當於所有畢特(位)所共同的結尾部分。
為了產生與圖5中的雙穩(110)每一狀態相適應的時間，採用一由電路(112)和(113)組成的串入並出的16位移位寄存器，其中一「0」脈衝反覆運行。此移位寄存器各不同輸出所產生的邊沿使雙穩作相應的狀態變化。
最初在開始傳輸前移位寄存器(112)和(113)被清「0」。這樣，通過門(114)和(115)在移位寄存器(113)的輸入端(116)和(117)出現「1」，而當這個「1」到達(112)的插腳(118)時，「與非」門(115)的輸出成為「0」。在下一時鐘，此「0」進入移位寄存器，而門(115)的輸出成為「1」(見圖5)。
這樣，「0」脈衝就在由移位寄存器和門(114)和(115)形成的電路中不斷運行。
當此「0」脈衝經過(113)的輸出(119)和(120)後，門(124)和(125)就形成一負脈衝，作用於雙穩的輸入，使其呈「0」或「1」的確定值。
當此「0」脈衝到達(113)的輸出(121)時，給予雙穩(110)一時鐘脈衝，而使其輸出成為與這時移位寄存器(106)輸出所呈現的相同的值，而這將相應此瞬間所欲發送的畢特(位)。
當此「0」脈衝到達(112)的輸出(122)和(123)時，由門(126)、(127)和(128)產生一負脈衝，它對此雙穩的清零輸入端起作用。
當此在(112)和(113)中反覆運行的「0」脈衝到達(113)的輸出端(116)和(117)時，由門(114)和(115)得到一負脈衝，就是說，一方面這使得此「0」脈衝自行開始進入移位寄存器，而另一方面在(106)和(105)要給出一時鐘脈衝，它使得接著要發送的畢特(位)的值出現在(106)的輸出端(129)。
3.3.傳送開始啟動傳輸中的第一步是準備線路，這是由來自圖6中終端(104)的地址解碼器的信號-INTRA完成的。這一信號使雙穩(130)初始化，此雙穩的輸出則用作線路驅動器(131)的輸入。
下一操作是執行對一終端的寫指令，用冗餘地址位作終端選擇，並具有與需要傳送的字類似的相應的值。這一指令將由門(132)來使信號-CSRS起作用，它一方面使得作用於其輸入端(137)的移位寄存器(106)和(105)裝載，而另一方面將傳輸時鐘的同步電路投入運行。
傳輸時鐘脈衝序列由組成以「0」脈衝反覆運行的移位寄存器的(112)和(113)的輸入端(138)輸入。「與非」門(139)允許這一脈衝串通過。這一通路必須在適當的時刻打開，以使得不致於在(112)和(113)的時鐘輸入端發生不穩定的情況，這就是說，應當保證只有在當時鐘為低電平時才能允許時鐘脈衝串輸入。
信號-CSRS有效，使雙穩(142)的輸入(140)和(141)分別取「0」和「1」值，在CK15M的接著的下降沿此雙穩自行復位，而在此後接著的一個下降沿雙穩(143)自行復位。「與非」門(144)將不會改變其輸出，因為它們的兩個輸入永遠不會都保持為「1」。啟動門(139)為插腳(145)和插腳(146)所封閉。
當-CSRS停止作用時，雙穩(142)的輸入(140)和(141)分別取值「0」和「1」。在CK15M的接著的下降沿，這一雙穩啟動，而通過門(144)使雙穩(147)的復位輸入觸發。在CK15M的接著的下降沿，雙穩(143)將置「1」，而傳輸時鐘將自行起作用。
只要時鐘自行在(112)和(113)起作用，由門(115)送到(113)的輸入插腳(116)和(117)的「1」就開始前行，直至到達(112)的輸出端(118)和(148)，這樣就使得自行出現在(113)上的負脈衝在移位寄存器中繼續反覆運行。
3.4.傳輸過程一旦執行了I/O終端指令，並藉助信號-CSRS的作用，前節所解釋的過程就立即開始。為了傳送後面的字，處理器在不知前面的字是否已經全部傳送完的情況下，發出一新的I/O終端指令。
當一個字正在傳輸時，可由「與非」門(150)的輸出(149)使WAIT信號起作用。而且，還抑制住通過「與非」門對移位寄存器(106)和(105)進行裝載的能力。
當信號-CSRS在用雙穩(130)的插腳(152)的信號-ENLIN準備的線路條件發生作用，並且正在用(139)提供的時鐘傳送一個字時，信號WAIT就將成為有效，直到傳輸過程結束。
輸入電路檢測使用同樣位數計數器的字的結果，如同用來給出能接收到一個字的選通有效脈衝使用的計數器那樣。假定每次傳送，接收業已領先的情況下，這一計數器將總是從2的狀態開始，而所接收字的最後一畢特(位)將裝載它而使它停止計斷。
當字的第十四畢特(位)正在傳輸中，在反覆運行於(112)和(113)的「0」到達(112)的輸出端(148)之前，此輸入電路將已經使信號CYW成為有效，而當此產生時，就將使雙穩(142)的輸入(140)成為「1」。在CK15M的一接著的下降沿，門(139)將關閉，並能自行啟動用於抑制信號WAIT和再開始裝載(106)和(105)的下一傳輸過程。
一旦一個消息的所有字都傳送過，而且保證最後一個字傳送完畢，那麼由圖7中終端(83)的地址解碼電路發出的信號-FITRAS將成為有效。它將清除線路並使時鐘同步電路的雙穩和移位寄存器初始化。
4.線路輸入的直接存貯器存取(DMA)4.1.直接存貯器存取(DMA)請求在經由線路接收到寫命令時就將產生DMA請求。這時信號WR就將如在對解碼過程的說明中那樣成為有效。DMA是靠挪用周期進行的，就是說每一個輸入字都要提出DMA請求，而每次它被寫入後這一請求就被取消。
DMA請求信號-BUSRQ出自雙穩(154)的插腳(153)，見圖6。接收到它之後，「與非」門(95)就經由插腳(155)使此雙穩復位。
為了能使處理器能有足夠的時間來識別它，DMA請求是在當正進行中的字位數計數器的狀態為11時執行的。信號-BITX是由圖3中計數器(27)的輸出和同一圖中的門(156)產生的，它被用於根據信號WR成為有效這一條件來執行DMA請求。
在處理器識別DMA請求時，信號-BUSAK有效，發生下列動作藉助兩個相接續的反向器(157)(圖6)以增強這一信號，使得可能根據移位寄存器(156)(圖3)輸出的公共數據聯結，處理通過(158)(圖6)的相應數據畢特(位)。
同樣，多路解碼器電路(159)(圖6)被啟動，它產生構成DMA電路的其他控制信號。
(157)的插腳(160)的信號-BUSACK還被用來從地址的共同接線中分出那些用以組成14畢特字的連線，使用圖5中列出的(161)，其目的定為了降低幹擾。
4.2.不同的數據類型由線路發送的數據按照它們所含信息的必須存貯的位置可分成兩種不同的類型，一些進入寄存器，一些進入輸入存貯區(緩存器)。此寄存器是存貯器的一個區域，主控制器將與其所採用的數據有關的控制信息寫入在這一區內。
此數據和寄存器必需去到指定給它們的這一存貯器部分。
寫過程總是由寫此寄存器而後寫數據開始。寄存器可以部分地寫入，但總是要相鄰的。為指明需要哪一個寄存器，發送一專用數據字，其內容不是用以存貯，而是要指出必須用來寫入後面的數據字DW的寄存器號碼。
此外還有一對寫入起始地址的寄存器，其後到達的數據必定要存貯在這一起始地址中。由主控器寫的過程可匯總為如下這樣的操作由主控制器發送一寫命令，接口識別這一命令，使信號WR成為有效;
後面的字指定欲進行寫的寄存器的DW;
接著來的DW是寄存器，它們被由上面指定的開始連續存貯。當數據地址寄存器被寫後，即相應的初始化執行接收數據。
再下面的DW是數據，它們被連續地寫入直到通知另一命令的14個「0」的到達。
這三種可能類型的DW(寄存器選擇，寄存器和數據)由第十二和十三畢特(位)來進行區分。
4.3.寫寄存器一旦執行了DMA請求，(154)中的信號-BUSRQ成為有效(圖6)，處理器就將識別它，而使信號-BUSACK起作用，它通過二反向器(157)將使得可能經由(158)轉移到DW的8畢特(位)數據的數據母線。這樣，多路解碼器(159)的輸出將自行置位。DW的標明其類型的第12和13畢特(位)即由(162)和(163)進入該電器，而字的-STPR也同時輸入。
對應於寄存器選擇的DW的到達，引起選擇(159)的輸出(164)，它在選通有效脈衝產生時將在(166)的輸入端(165)上產生一個脈衝，此脈衝就將DW的4個低位畢特(位)裝入所說的計數器(只有16個寄存器能用)。
對應於寄存器信息的下一DW的到達將引起選擇(159)的輸出(167)。這就使得電路(168)和(169)的輸出能通過地址母線。(169)通過門(170)自行置位。
電路(168)將計數器(166)的內容置於輸出(171)和(172)之間，此內容即為所希望寫的寄存器的號碼，而輸出(173)到(174)則被置「0」。
在「與非」門(177)的輸入為「0」時，電路(169)將輸出(175)和(176)置為「0」。(178)處的信號為「1」，因為它是(159)的一個無效輸出。輸出(179)和(180)固定為「0」。
選通有效脈衝在(159)的輸出端(181)產生一個脈衝，它有兩個目的a)通過門(182)使信號-SELD有效，這一方面是為了通過門(184)來選擇存貯器(183)(見圖7);另一方面是要給於雙穩(154)一個時鐘脈衝來使信號-BUSRQ失效(見圖6);
b)通過反向器(185)和(186)使(166)的插腳(187)產生一計數脈衝(見圖6)，這將促使DMA寫指針指向後面的寄存器。
雖然DMA可以寫16個寄存器，而事實上協議規定它最多只能寫到寄存器7。
如果企圖以大於7的數裝載計數器(166)，通過門(188)、(189)和(190)就使信號-AUCK有效，並將保留在圖4的差錯存貯器(172)中。
同樣，當由於時鐘脈衝使計數器到達值8時，信號-AUCK將通過門(188)和(190)成為有效。
4.4.寫數據只要寄存器計數器(166)經過3的狀態，這一組門(191)、(192)和(193)立即啟動信號-DARL，這在存在選通有效脈衝而且(159)的輸出(181)有效時，將在計數器(195)和(196)的輸入端(194)產生一脈衝，而使計數器裝載由DW處理的數據的8畢特(位)，它們指定數據必須寫入的地址的低位部分。
類似地，當寄存器計數器經過4的狀態時，信號-DARH即要起作用，藉助選通有效脈衝，計數器(197)將裝載以DW的4最低位畢特(位)。
在收到DW時，(159)的輸出(198)將成為有效，它將促使電路(169)和(199)的輸出通過所指定的地址母線。輸出端(200)至(201)上的信號將是計數器(195)和(196)的內容，輸出端(175)和(176)上的信號將是計數器(197)的最後2畢特(位)，因為在(159)和輸出無效時門(177)的另一輸入端保持為「1」。輸出端(178)的信號將是「0」，因為(159)的輸出(198)有效。
在發生字選通有效脈衝時，(159)的輸出(202)有效，這將使選擇信號-SELD起作用，和使計數器(196)增加，並在此情況下依靠向上傳遞的作用也使(195)和(197)增加。
4.5.讀DMA指針為了使處理器能考慮由DMA寫入的數據量，它必須對指針的最終狀態進行讀數。
為此，電路(103)和(204)可將DMA計數器激活信號-PNTO和-PNTI的狀態傳送到指定的數據母線。
然後，電路(204)就被用於使處理器能對由(205)、(206)和(207)到達的信號進行讀數，從而指定微型開關msw所選擇的地址、和以PC母線由通訊存貯器(4)送出的信號-INHC。
5.中央處理單元「CPU」處理器(208)構成本裝置的中央處理單元(見圖7)。存貯器由-EPROM晶片(209)和RAM晶片(183)所組成。
存貯器由解碼器(210)進行選擇，而為啟動這一選擇，利用信號-RD，-WR和-MRQ，同時還要使用三根最高有效地址線。
處理器產生的用以執行寫或讀終端的I/O指令的信號是用作「進」的電路(104)和用作「出」的電路(83)。為了能進行選擇，按照它們對應關係利用信號-RD或-WR，和信號-IORQ，還有線路(211)至(212)。
除信號-CSRS的情況外，用來使相應信號有效的地址是無關緊要的，因為它使由設備傳送的數據字或狀態字取決於不是用在解碼中的地址線。
6.與PC母線的通訊與PC接口的通訊經由存貯器(4)進行，它計有兩個終端或數據埠和兩個地址埠，可由兩者同時進行訪問。
同樣，(213)(圖8)也具有這樣的特點，即當在其一個位置寫入時，輸出-INTL有效，而當在其另一位置寫入時，輸出-INTR有效。
信號-INTR由(214)反向，並與PC母線中斷線之一根線相結合。這樣，當接口希望通訊時就可產生一中斷。
信號-INTL送到圖6中(204)的輸入(215)，藉此，如果處理器使信號-PNTI有效，它就可被送到數據母線。
雖然可以同時訪問共用存貯器，但假如要訪問同一畢特(位)就要引起衝突。在這樣情況下，(213)中的信號-BUSYL或-BUSYR有效，這取決於哪一個首先要求訪問。信號-BUSYL經由門(216)使信號-WATT成為有效。
存貯器(4)的選擇由接口側依靠信號-SELMC執行，而輸入R/WR則由信號-WRC激活。
由PC母線側，存貯器可以根據鏈路的位置被重新裝載。PC地址母線的4個最高位畢特(位)進入比較器(217)的一側，其值必須與通過兩個用於啟動存貯器選擇的鏈路所編排的值相符合。
7.復位和時鐘比較器(218)的輸出提供復位信號。所說的比較器的一個輸入端保持一由分壓器(219)和(220)給出的基維電壓，它使正向輸入維持一中等電壓。
當電位升高時，電晶體(221)因經由電阻器(223)的電容器(222)的負載電流而飽和。(221)的集電極保持為接近5伏的電壓，而(224)飽和，將約為1.3伏的電壓加到比較器的反向輸入端，從而產生復位信號。
當電容器(22)充電到將不會使(221)導通的電壓時，(224)也截止，而將比較器的反向輸入由電阻器(225)和(226)達到地電位。
當電位降低時，(227)因電容(228)經電阻(229)放電而導通，(224)飽和而產生復位信號。
當聯結髮生在快速斷開和重接之後時，電容10(230)使(227)導通，因之產生復位。
通過一個開關或者門(231)使電容器(222)放電就可進行外復位。
由振蕩器(232)通過門(233)來發送和接收時鐘。門(233)是通過電阻(235)接5伏電壓的輸入端(234)固定的，以便在需要時以接地來阻止時鐘作用。
處理器時鐘則由圖7中雙穩(236)對前面的信號加以分頻，並經過同一圖中激勵電路(237)來取得。
權利要求
1.用作-通訊通道與一個人計算機母線間接口的計算機接口板，其中所說的個人計算機與一臺中/大型計算機相連接來代替智能和非智能終端，這時所說的中/大型計算機或控制器將所說的個人計算機看作為一個三終端的終端組，即-邏輯終端，一對話式終端和一非對話式終端，此三者連同所說的個人計算機本身共同組成一個工作站，其特徵是按照-功能方塊圖，所說的接口板由四個功能塊組成，即-輸入存貯區(1)，-中央存貯區(2)，-中央存貯器(3)和-通訊存貯器(4)；為了發送和接收，還有一個能直接寫入所說輸入存貯區(1)的功能塊(5)，甚至還能通過-處理器(6)與所說的其餘功能塊進行通訊；所有這些使得所說的接口板能實現所說通訊通道和所說的個人計算機的連接通道或母線間的接口功能，執行通訊協議和使得所說個人計算機有較多的響應時間，同時將所說的工作站的所說的三個終端裝置相互隔離。
2.按權利要求1所說的計算機接口板，其特徵是具有下列主要設備-微處理器(6)，運行一能處理所說協議的邏輯和保持與所說的個人計算機間的對話的固定程序，其工作頻率最好為3.75MHz左右;-為在線路上進行發送和接收以及用設備對信息作予分析而設置的電路塊，主要由SSI和MSI電路以及4K字節的用作解碼器的一EPROM只讀存貯器構成;-8K字節的靜態隨機存取存貯器RAM;和-8K字節的EPROM只讀存貯器，此二者組成所說的中央存貯器功能塊(3);-1K字節的隨機存取存貯器RAM，構成帶有兩個同時存取的埠的所說的通訊存貯器功能塊(4)，以組成所說接口與所說個人計算機的所說連接通道之間的通訊機構。
3.按照權利要求1和2所說的計算機接口板，其特徵是所說的作為功能塊(1)的輸入存貯區是信息的第一接收器，並決定由接口板所能處理的所說功能塊的最大長度，所說存貯區(1)是構成所說工作站的所說的三個邏輯裝置共用的。
4.按權利要求1和2所說的計算機接口板，其特徵是所說作為功能塊(2)的中央存貯區為一中間存貯裝置，在其中對所說的輸入存貯區(1)進行複製，以便在所說輸入存貯區(1)為所有所說的三個邏輯裝置分享時，迅速釋放該區。
5.按權利要求1和2所說的計算機接口板，其特徵是所說的具有兩個可同時訪問所說接口和所說個人計算機的兩個埠的通訊存貯器(4)，還具有由一埠向另一埠發送信息的機構，即可由所說的接口對所說個人計算機提出中斷，從而能指示注意所說接口的必要性。
6.按權利要求1和2所說的計算機接口板，其特徵是所說的發送/接收塊(5)按照工作圖依次由兩個分支組成，其一用作發送，另一用於接收，其中每一個都首先有一為線路和電路其餘部分之間的信號設立的調整塊(7)，此外，發送分支具有對字進行串行化的塊(9)和一產生奇偶校驗的塊(8)。
7.按權利要求6所說的計算機接口板，其特徵是所說的接收分支，除其相應的調整塊(7)外，還有一串/並轉換塊(10)，一地址檢測和奇偶校驗塊(11)，一差錯檢測塊(12)，以及一予解碼塊(13)，其中4K字節的EPROM存貯器用作解碼器，組成這樣一個部分，即如果信息為控制信息，則進入中斷塊(14)，並進而到達處理器;而如果其為數據，則進到一指向所說輸入存貯區(1)的寫入塊。
全文摘要
計算機接口板，該接口板包括輸入存儲器，中央存儲區，中央存儲器，和雙埠通訊存儲器。另外還有一發送/接收塊和一處理器。所述接口板能實現所說通訊通道和所說的個人計算機的連接通道或母線間的接口功能，執行通訊協議和使得所說個人計算機有較多的響應時間，同時將所說的工作站的所說的三個終端裝置相互隔離。
文檔編號G06F15/167GK1035570SQ8910091
公開日1989年9月13日 申請日期1989年1月26日 優先權日1988年1月26日
發明者何塞普·羅繆·I·加斯特爾 申請人:富士通西班牙股份有限公司