數位化繼電保護測試裝置的製作方法
2023-06-29 22:40:56
專利名稱：數位化繼電保護測試裝置的製作方法
技術領域：
本實用新型涉及一種數位化繼電保護測試裝置，主要適用於符合IEC 61850通信規約的數位化變電站或者電力系統自動裝置。
背景技術：
電力系統在運行過程中，可能發生各種故障和不正常運行狀態，特別是如果發生了各種型式的短路故障，將有可能造成很嚴重的後果，例如元件損壞、局部地區停電、整個系統崩潰等。因此，在電力系統中，除應採取各項積極措施消除或者減少發生故障的可能性夕卜，還應該裝設繼電保護裝置，在故障發生的時候快速且有選擇性的切除故障部分，以保證電力系統的安全。為保證繼電保護裝置及其系統能在長期的運行過程中可靠正確的工作，在研製生產、設備安裝、定值整定、定期維護的各個階段，都需要對其進行各種試驗以校驗其性能。用來進行相應的繼電保護裝置及系統測試的工具就是繼電保護測試裝置，而且隨著智能電網的發展，繼電保護測試裝置也由傳統的模擬式轉化為現在的數位化繼電保護測試裝置。作為智能電網的核心內容之一，數位化變電站的研究和建設規模也將得到極大的發展。在數位化變電站中，各一次設備、二次設備之間的連接全部採用高速的網絡通信，二次設備的製造全部基於標準化、模塊化的設計，數據、資源的共享得到最大化。與之相對應的，對數位化變電站的設備和系統的測試方法、測試設備也提出了新的需要，傳統的基於模擬量的測試方法和設備已不能滿足需求。針對以上需求，數位化繼電保護測試裝置應運而生，並且伴隨著智能電網的發展也要不斷進步。
發明內容本實用新型的目的在於研製了一種應用於對符合IEC 61850通信規約的數位化變電站或者電力系統自動裝置進行測試的數位化繼電保護測試裝置。本裝置的功能是模擬電力系統一次設備的運行，輸 出電壓、電流數據給被測設備，通過監測被測設備的響應實時修改輸出數據，並記錄整個測試過程以校驗被測設備的性能。數位化繼電保護測試裝置，包括中央處理器CPU、複雜可編程邏輯器件CPLD、存儲器、現場可編程門陣列FPGA、通用異步接收/發送裝置UART、千兆光纖乙太網模塊、電乙太網模塊，所述的存儲器為Flash存儲器和DDR2存儲器，其特徵在於:CPU分別與CPLD、DDR2存儲器、通用異步接收/發送裝置UART、FPGA、電乙太網模塊相連，Flash存儲器與CPLD相連，FPGA與千兆光纖乙太網模塊相連。所述的千兆光纖乙太網模塊由千兆乙太網控制器、千兆光纖乙太網物理層晶片和光纖收發器組成，千兆乙太網控制器安裝在FPGA內，千兆光纖乙太網物理層晶片通過接口與千兆乙太網控制器相連，光纖收發器與千兆光纖乙太網物理層晶片相連。所述的電乙太網模塊為上、下位機通訊的接口，由電乙太網控制器和電乙太網物理層組成，電乙太網控制器安裝CPU內並與電乙太網物理層相連，電乙太網物理層通過RJ45與外部器件相連。所述的Flash存儲器容量為256Mbit，所述的DDR2存儲器由4片X16 IG DDR2擴展為64位DDR2。所述的UART為兩個，兩個UART都與CPU相連。所述的FPGA設有八個光纖乙太網接口，每個接口能與一個千兆光纖乙太網物理層晶片相連。本實用新型還包括LED燈，LED燈與CPLD相連。本裝置結構上以CPU、FPGA、DDR2存儲器為核心，再加上CPLD、UART、光纖乙太網物理層晶片等外圍器件組成。CPU主要完成測試流程控制、測試數據實時計算、生成測試報告等任務；DDR2存儲器主要負責運行數據的高速存取；FPGA主要完成網絡報文的編解碼、網絡報文的收發控制等任務。本裝置具有以下特點:具有八個光纖乙太網接口，並且可以同時輸出採樣值(SMV)控制塊報文；每個SMV控制塊可配置為最大32個通道，最高頻率為12.8kHz ;每個光纖乙太網接口可以同時輸出最多5個32通道、12.8kHz的SMV控制塊報文，所有光纖乙太網接口能同時輸出的32通道、12.8kHz的SMV控制塊報文之和最大可以達到10個；可模擬4個開出量和8個開入量，開關量可配置為硬接點或GOOSE控制塊報文。本實用新型能夠同時輸出的SMV控制塊數目、SMV控制塊通道的數目和SMV控制塊頻率，決定了其能夠模擬的電力系統的規模。
圖1為本實用新型的結構圖。圖2為本實用新型的SMV控制塊發送流程圖。圖3為本實用新型的開關量收發原理結構圖。
具體實施方式
結合附圖對本實用新型作進一步的描述。如圖1所示，本實用新型包括中央處理器CPU、複雜可編程邏輯器件CPLD、存儲器、現場可編程門陣列FPGA、兩個通用異步接收/發送裝置UART、千兆光纖乙太網模塊、電乙太網模塊、LED燈，所述的存儲器為Flash存儲器和DDR2存儲器，CPU分別與CPLD、DDR2存儲器、兩個通用異步接收/發送裝置UART、FPGA、電乙太網模塊相連，Flash存儲器、LED燈與CPLD相連，FPGA與千兆光纖乙太網模塊相連，所述的千兆光纖乙太網模塊由千兆乙太網控制器、千兆光纖乙太網物理層晶片和光纖收發器組成，千兆乙太網控制器安裝在FPGA內，千兆光纖乙太網物理層晶片通過接口與千兆乙太網控制器相連，光纖收發器與千兆光纖乙太網物理層晶片相連；所述的電乙太網模塊為上、下位機通訊的接口，由電乙太網控制器和電乙太網物理層組成，電乙太網控制器安裝在CPU內並與電乙太網物理層相連，電乙太網物理層通過RJ45與外部器件相連。所述的Flash存儲器容量為256Mbit，所述的DDR2存儲器由4片X16 IG DDR2擴展為64位DDR2。[0022]所述的FPGA設有八個光纖乙太網接口，每個接口能與一個千兆光纖乙太網物理層晶片相連。同時連接八個千兆光纖乙太網物理層晶片，用於發送SMV控制塊報文。
以下結合附圖詳細說明本裝置的工作原理和實現方式。圖1為數位化繼電保護測試裝置結構圖，其各部分功能說明如下。CPU主要負責測試流程控制、測試數據實時計算、數據傳輸控制、上下位機通訊等功能。由於本裝置能實現10個32通道、12.8kHz的SMV控制塊報文同時輸出，而這對計算、數據傳輸性能的要求是很高的，因此選用了 800MHz高速MPC8377E，該CPU採用PowerPC內核，並且內建了 PCE-E控制器，使其非常適合這種高速計算、快速數據傳輸的場合。存儲器由兩部分組成:Flash存儲器和DDR2存儲器。Flash存儲器容量為256Mbit, DDR2 存儲器由 4 片 X16 IG DDR2 擴展為 64 位 DDR2。FPGA主要負責SMV控制塊報文、GOOSE控制塊報文的編解碼和光纖乙太網傳輸控制功能，其實現過程可概括為=FPGA通過PC1-E高速接收採樣值數據，並將其組幀(編碼)為SMV控制塊報文，並通過光纖乙太網發送；FPGA監測開出量寄存器的動作，將其編碼為GOOSE控制塊報文，並通過光纖乙太網發送；FPGA接收來自光纖乙太網的SMV控制塊報文和GOOSE控制塊報文，並將其分別解碼為採樣值和開入量信息。千兆光纖乙太網模塊由千兆乙太網控制器、千兆光纖乙太網物理層晶片和光纖收發器組成，主要負責SMV控制塊報文和GOOSE控制塊報文的收發。其鏈路層由千兆乙太網控制器實現，物理層由千兆光纖乙太網物理層晶片和光纖收發器實現。所述的電乙太網模塊為上、下位機通訊的接口，由電乙太網控制器和電乙太網物理層組成，主要負責上、下位機之間的各種服務報文的收發。UART接口有2個,一個用於系統調試,一個用於接收時間同步信號以實現多機同步運行的功能。CPLD完成系統內各部分器件的尋址工作以及實現部分簡單邏輯功能，例如LED燈的控制等。圖2為SMV控制塊報文發送流程圖，描述了 SMV控制塊從數據計算、數據傳輸到數據由光纖乙太網接口發送的完整流程。其詳細步驟如下:CPU根據當前的狀態信息以及採樣時刻計算當前採樣點的採樣數據，同時要生成相應的控制數據，採樣數據和控制數據一起構成了 SMV控制塊的基本數據。採樣數據是模擬的電網電壓、電流的實時數據，控制數據為後續的SMV控制塊組幀、SMV控制塊報文發送提供控制信息。SMV控制塊的基本數據通過PC1-E接口高速傳輸給FPGA，FPGA根據接收到的基本數據進行組幀，生成要發送的SMV控制塊報文。這個過程由CPU內建的PC1-E控制器完成，而CPU本身幾乎不參與。SMV控制塊報文在FPGA內部傳送到SMV控制塊報文發送緩衝區，並等待發送。設置發送緩衝區的目的是提前緩衝好幾幀報文，延長CPU的採樣值計算任務被打斷的時間，提高整個系統的穩定性。SMV控制塊報文最終通過光纖乙太網接口發送出去。SMV控制塊報文的接收過程與上述流程相反。通過以上敘述可以看 到，CPU在整個SMV控制塊報文的收發過程中，主要承擔採樣值數據的計算和處理任務，其他的如數據傳輸、SMV控制塊報文組幀(編碼)和解析(解碼)等任務由FPGA完成。當SMV控制塊數目、通道較多，頻率較高的時候，如果採樣值計算、數據傳輸和編解碼的工作都由CPU來完成的話，將會極大的增加甚至超出CPU的負荷。因此，本裝置所採用的硬體結構和SMV控制塊報文收發流程，也是保證能夠支持10個32通道、12.8kHz的SMV控制塊同時輸出的重要因素。圖3為開關量收發原理結構圖，開關量的形式可以配置為硬接點或者GOOSE控制塊報文。CPU通過寫開出量寄存器來改變開出量的狀態，當開出量寄存器發生改變時，開出量編碼模塊改變開出量硬接點的狀態或者發送GOOSE控制塊報文；當開入量硬接點的狀態發生變化或者收到GOOSE控制塊報文時，開入量解碼模塊經過分析得到開入量的狀態並存儲到開入量寄存器，同時以中斷的方式通知CPU進行處理。開關量的編解碼由FPGA硬體完成，具體是採用硬接 點還是GOOSE控制塊報文由CPU預先對開關量編解碼模塊進行配置。
權利要求1.數位化繼電保護測試裝置，包括中央處理器CPU、複雜可編程邏輯器件CPLD、存儲器、現場可編程門陣列FPGA、通用異步接收/發送裝置UART、千兆光纖乙太網模塊、電乙太網模塊，所述的存儲器為Flash存儲器和DDR2存儲器，其特徵在於:CPU分別與CPLD、DDR2存儲器、通用異步接收/發送裝置UART、FPGA、電乙太網模塊相連，Flash存儲器與CPLD相連，FPGA與千兆光纖乙太網模塊相連。
2.根據權利要求1所述的數位化繼電保護測試裝置，其特徵在於:所述的千兆光纖乙太網模塊由千兆乙太網控制器、千兆光纖乙太網物理層晶片和光纖收發器組成，千兆乙太網控制器安裝在FPGA內，千兆光纖乙太網物理層晶片通過接口與千兆乙太網控制器相連，光纖收發器與千兆光纖乙太網物理層晶片相連。
3.根據權利要求1所述的數位化繼電保護測試裝置，其特徵在於:所述的電乙太網模塊為上、下位機通訊的接口，由電乙太網控制器和電乙太網物理層組成，電乙太網控制器安裝CPU內並與電乙太網物理層相連，電乙太網物理層通過RJ45與外部器件相連。
4.根據權利要求1所述的數位化繼電保護測試裝置，其特徵在於:所述的Flash存儲器容量為256Mbit，所述的DDR2存儲器由4片X16 IG DDR2擴展為64位DDR2。
5.根據權利要求1所述的數位化繼電保護測試裝置，其特徵在於:所述的UART為兩個，兩個UART都與CPU相連。
6.根據權利要求1所述的數位化繼電保護測試裝置，其特徵在於:所述的FPGA設有八個光纖乙太網接口，每個接口能與千兆光纖乙太網物理層晶片相連。
7.根據權利要求1-6之一所述的數位化繼電保護測試裝置，其特徵在於:還包括LED燈，LED燈與CPLD相連。
專利摘要本實用新型涉及數位化繼電保護測試裝置，包括中央處理器CPU、複雜可編程邏輯器件CPLD、存儲器、現場可編程門陣列FPGA、通用異步接收/發送裝置UART、千兆光纖乙太網模塊、電乙太網模塊，所述的存儲器為Flash存儲器和DDR2存儲器，其特徵在於CPU分別與CPLD、DDR2存儲器、通用異步接收/發送裝置UART、FPGA、電乙太網模塊相連，Flash存儲器與CPLD相連，FPGA與千兆光纖乙太網模塊相連。本實用新型能夠同時輸出的SMV控制塊數目、SMV控制塊通道的數目和SMV控制塊頻率，決定了其能夠模擬的電力系統的規模。
文檔編號H04L12/26GK203104497SQ20132002980
公開日2013年7月31日 申請日期2013年1月21日 優先權日2013年1月21日
發明者黃勇, 陸偉, 張鵬 申請人:武漢中元華電科技股份有限公司