半導體裝置及其探針測試方法

2023-06-08 01:19:11

專利名稱：半導體裝置及其探針測試方法
技術領域：
本發明的各個實施例涉及半導體裝置以及相關方法。具體地，特定的示例性實施 例涉及半導體裝置及其探針測試方法。
背景技術：
半導體裝置尤其是存儲裝置具有用於儲存數據的存儲核心。用於保證半導體裝置 的正常操作以及用於執行測試的邏輯電路通常位於存儲核心的外圍區。用於執行測試的邏 輯電路可以包括用來測量內部電壓電平或用來執行探針測試以檢測缺陷單元的探針測試 邏輯電路。探針測試通常在半導體晶片為晶片形式時執行。圖1是圖示現有半導體裝置的晶片布圖的示意圖。在圖1所示的晶片中，用於執行 晶片的探針測試的探針測試邏輯電路15位於晶片的外圍區PERI。用於保證半導體裝置的 正常操作的邏輯電路11、12、13和14也位於晶片的外圍區PERI。外圍區PERI被由一個或 更多個存儲體BANKO至BANK7所構成的存儲核心包圍，晶片的邊緣區用作劃片通道kribe Lane0在對晶片執行晶片的探針測試之後，通過沿著邊緣區中的劃片通道切割晶片並封裝 晶片，可以製造出半導體裝置。用於執行探針測試的探針測試邏輯電路除了在晶片上測試晶片的時候有用以外， 其它時候可能是毫無用處的。然而，由於探針測試邏輯電路通常位於放置了焊盤鍵合部分 和用於保證半導體裝置的正常操作的邏輯電路的外圍區PERI中，因此不能輕易地去除探 針測試邏輯電路。與此同時，最近開發出了將多個晶片層疊並封裝在單個封裝中的三維半導體裝置 來增強半導體裝置的集成度。由於兩個或更多個晶片垂直地層疊，這樣的三維半導體裝置 可以在相同的空間中實現增大的集成度。此外，近來已使用了貫穿矽通孔(TSV)法，這種 TSV法形成穿過多個垂直層疊的晶片的矽通孔以彼此電連接。由於使用TSV法的半導體裝 置垂直地穿過層疊的晶片並使層疊的晶片電連接，因此與使用放置在晶片邊緣的鍵合引線 而使每個晶片電連接的半導體裝置相比，可以有效地減少半導體裝置的封裝面積。當使用TSV時，雖然單個半導體裝置可以通過層疊多個具有相同結構的晶片來形 成，但單個半導體裝置通常是由一個用於控制整個半導體裝置的操作的主晶片和多個用於 儲存數據的從晶片構成的。如圖1所示，主晶片可以包括位於晶片的外圍區PERI中的邏輯 電路和焊盤。主晶片還可以包括存儲核心。而從晶片只要包括存儲核心、用於修復的邏輯 電路、以及用於TSV連接的邏輯電路就足夠了。為了提高半導體裝置的價格競爭力，使位於單個晶片上的晶片數量增加可能是重 要的。然而，根據上述的常規方法來製造從晶片可能並不能允許這樣使晶片上的晶片總數量增加，因此不夠經濟。

發明內容
因此，本發明的各個實施例提供可以提升經濟效益繼而提升半導體裝置的價格競 爭力的半導體裝置和/或方法。特別是，特定的示例性實施例提供能使用於執行探針測試 的邏輯電路在完成探針測試之後被去除的半導體裝置以及相關的方法，所述半導體裝置以 及相關的方法相應地可以增加可供放置額外的晶片的晶片空間。為了實現根據本發明的目的的優點，如文中所實施並概括描述的，本發明的一個 示例性方面可以提供一種半導體裝置，包括晶片；劃片通道，所述劃片通道位於晶片周 圍；以及探針測試邏輯電路，所述探針測試邏輯電路用於在晶片上執行探針測試。根據另一 個方面，探針測試邏輯電路可以位於劃片通道的一部分上。根據一些示例性的方面，一種半導體裝置可以包括第一晶片；第二晶片；劃片通 道，所述劃片通道位於第一晶片與第二晶片之間；以及探針測試邏輯電路，所述探針測試邏 輯電路用於對第一晶片和第二晶片進行探針測試。探針測試邏輯電路可以位於劃片通道 上。此外，劃片通道和位於劃片通道上的探針測試邏輯電路可以在完成探針測試之後被去 除。在另一個示例性的方面中，提供一種半導體裝置，可以包括晶片上的晶片；劃片 通道，所述劃片通道位於晶片上並與所述晶片相鄰，用於所述晶片與晶片上的相鄰的晶片 分離；以及邏輯電路，所述邏輯電路用於在晶片上執行探針測試。邏輯電路可以位於劃片通 道上，使得當沿著劃片通道切割晶片而將晶片與相鄰的晶片分離時，邏輯電路被去除。在又一個示例性的方面中，提供一種用於半導體裝置的探針測試方法，可以包括 以下步驟提供包括共用探針測試邏輯電路的第一晶片和第二晶片的半導體裝置；響應於 第一晶片選擇信號而執行第一晶片的探針測試；響應於第二晶片選擇信號而執行第二晶片 的探針測試；根據第一晶片的探針測試結果來修復第一晶片；根據第二晶片的探針測試結 果來修復第二晶片；以及去除探針測試邏輯電路。本發明的再一個示例性的方面可以提供一種製造半導體裝置的方法。所述方法可 以包括以下步驟在晶片上提供第一晶片和第二晶片；提供用於對第一晶片和第二晶片執 行探針測試的邏輯電路，其中邏輯電路位於第一晶片與第二晶片之間的劃片通道上；利用 邏輯電路而在第一晶片和第二晶片上執行探針測試；以及沿著劃片通道切割晶片以使第一 晶片和第二晶片彼此分離。在一個示例性的方面中，當沿著劃片通道切割晶片時，邏輯電路 可以被去除。本發明另外的目的和特點將在下列的說明中部分地作出描述，並且將部分地從說 明中明顯地得出，或通過對本發明的實踐來獲知。通過在所附權利要求中具體指出的要素 及其組合，將實現並得到本發明的目的和特點。要理解的是，前述的概括說明和下列的詳細說明都是示例性且僅用來說明的，並 非如權利要求所要求的那樣對本發明進行限定。


在此所附的附圖構成此說明書的一部分，表示與本發明一致的各個實施例，並與說明書一起用來解釋本發明的原理。圖1是表示現有的半導體裝置的晶片的布圖的示意圖。圖2是表示與本公開一致的半導體裝置的晶片的一個示例性布圖的示意圖。圖3是表示與本公開一致的半導體裝置的晶片的另一個示例性布圖的示意圖。圖4是說明與本公開一致的半導體裝置的一個示例性探針測試方法的流程圖。
具體實施例方式下面將詳細參照與本公開一致的示例性實施例，這些示例性實施例的例子表示在 附圖中。只要可能，在附圖中使用相同的附圖標記來標識相同或相似的部件。圖2示意性地表示了與本發明的各個示例性方面一致的半導體裝置的半導體芯 片Cl的示例性布圖。參見圖2，晶片Cl包括多個存儲體ΒΑΝΚ0_Α至BANK7_A。晶片Cl還 包括與存儲體ΒΑΝΚ0_Α至BANK7_A的操作相關的晶片操作邏輯電路110和120。如圖2所 示，晶片操作邏輯電路110和120可以位於存儲體ΒΑΝΚ0_Α至BANK7_A的旁邊。在各個示 例性的實施例中，晶片操作邏輯電路110和120可以包括用於存儲體ΒΑΝΚ0_Α至BANK7_A 的修復電路和用於TSV連接的邏輯電路，但並不局限於此。在圖2所示的示例性實施例中，探針測試邏輯電路130位於晶片操作邏輯電路110 和120的旁邊。探針測試邏輯電路130例如包括當構成半導體裝置的晶片位於晶片上時將 探針測試使能的電路。探針測試包括諸如例如內部偏置測試和存儲器單元(memory cell) 修複測試的各種類型的測試，但並不局限於此。相應地，探針測試邏輯電路130可以配置有 數據焊盤0至15、電壓焊盤等。存儲體以及晶片操作邏輯電路110和120被劃片通道kribe Lane包圍。劃片通道kribe Lane作為用於將晶片Cl與位於晶片上的其它晶片分離的切 割部位。在本發明的一個示例性實施例中，如圖2所示，在執行探針測試之後，探針測試邏 輯電路130可以用作用於將晶片Cl與鄰近的晶片分離的切割部位(例如劃片通道kribe Lane—ρ)0如上所述，三維半導體裝置包括多個垂直層疊的晶片，並且層疊的晶片之間的電 連接是通過TSV來實現的。相應地，並非全部的層疊晶片都必須具有用於保證半導體裝置 的正常操作的邏輯電路。當多個晶片被封裝在單個半導體裝置中時，僅在主晶片上設置用 於保證正常操作的邏輯電路即可，而每個從晶片可以僅設置用於儲存數據的存儲體和能夠 與主晶片通信的最小邏輯電路就足夠的了。因此，每個從晶片可以包括與主晶片連接的一 個或更多個TSV、用於控制TSV的邏輯電路、以及用於修復存儲體的缺陷單元的熔絲電路。 但從晶片中可能不需要包括焊盤的探針測試邏輯電路130。但是，在製造晶片時，應該在晶片上設置包括焊盤的探針測試邏輯電路以將用於 保證晶片可靠性的探針測試使能。因此，在本發明的各個示例性的實施例中，探針測試邏輯 電路130位於劃片通道kribe Lane_p中，使得在執行探針測試之後可以去除探針測試邏 輯電路130。這可以有效地增加能夠置於晶片上的晶片的總數量。圖3是圖示與本發明的各個示例性方面一致的半導體裝置的晶片的另一個示例 性布圖的示意圖。在圖3所示的實施例中，第一晶片Cl和第二晶片C2共用探針測試邏輯電路250。第一晶片Cl可以包括多個存儲體ΒΑΝΚ0_Α至BANK7_A以及與第一晶片Cl的操 作相關的第一晶片操作邏輯電路210和220。類似地，第二晶片C2可以包括多個存儲體 ΒΑΝΚ0_Β至BANK7_B以及與第二晶片C2的操作相關的第二晶片操作邏輯電路230和M0。 探針測試邏輯電路250位於第一晶片Cl與第二晶片C2之間，並與第一晶片操作邏輯電路 210和220以及第二晶片操作邏輯電路230和240相鄰。在完成探針測試之後，探針測試 邏輯電路250可以用作用於將第一晶片Cl與第二晶片C2彼此分離的切割部位(例如劃片 通道kribe Lane_p) 0如圖3所示，形成其它的劃片通道kribe Lane來包圍第一晶片Cl 和第二晶片C2。劃片通道kribe Lane用作用於將第一晶片Cl和第二晶片C2與其它相鄰 的晶片分離的切割部位。探針測試邏輯電路250可以執行對第一晶片Cl和第二晶片C2的探針測試。也就 是說，在探針測試期間，探針測試邏輯電路250可以由第一晶片Cl和第二晶片C2共用。根據一個示例性方面，第一晶片Cl的存儲體ΒΑΝΚ0_Α至BANK7_A以及第二晶片C2 的存儲體84^(0_8至8々^(7_8可以位於在拓撲上彼此相對置的位置(例如鏡像結構)。更具 體地，第二晶片C2的第一存儲體ΒΑΝΚ0_Β可以位於這樣的位置當第一晶片Cl關於使第一 晶片Cl和第二晶片C2分離的平面的中點旋轉180°時，第二晶片C2的第一存儲體ΒΑΝΚ0_ B的位置與第一晶片Cl的第一存儲體ΒΑΝΚ0_Α的位置相對應。類似地，第二晶片C2的存儲 體BANK1_B至BANK7_B可以位於這樣的位置當第一晶片Cl旋轉180°時，第二晶片C2的 存儲體BANK1_B至BANK7_B的位置與第一晶片Cl的存儲體BANK1_A至BANK7_A的位置相 對應。當第一晶片Cl和第二晶片C2共用探針測試邏輯電路250時，將第一晶片Cl和第二 晶片C2各自的存儲體置於在拓撲上相對置的位置，可以進一步增加獲得合格產品的比例。相應地，第一晶片Cl的存儲體ΒΑΝΚ0_Α至BANK7_A和探針測試邏輯電路250之間 的電連接可以與第二晶片C2的存儲體ΒΑΝΚ0_Β至BANK7_B和探針測試邏輯電路250之間 的電連接在邏輯上相反。例如，如例如圖3所示，假設提供第一焊盤0至第四焊盤3、第五焊 盤4至第八焊盤7、第九焊盤8至第十二焊盤11、以及第十三焊盤12至第十六焊盤15用於 探針測試，第一晶片Cl的第一存儲體ΒΑΝΚ0_Α和第五存儲體BANK4_A可以順序地與第一焊 盤0至第四焊盤3電連接，並且第二晶片C2的第一存儲體ΒΑΝΚ0_Β和第五存儲體BANK4_B 可以順序地與第十六焊盤15至第十三焊盤12電連接。類似地，第一晶片Cl的第二存儲體 BANK1_A和第六存儲體BANK5_A可以順序地與第五焊盤4至第八焊盤7電連接，並且第二芯 片C2的第二存儲體BANK1_B和第六存儲體BANK5_B可以順序地與第十二焊盤11至第九焊 盤8電連接。此外，第一晶片Cl的第三存儲體BANK2_A和第七存儲體BANK6_A可以順序地 與第九焊盤8至第十二焊盤11電連接，並且第二晶片C2的第三存儲體BANK2_B和第七存 儲體BANK6_B可以順序地與第八焊盤7至第五焊盤4電連接。第一晶片Cl的第四存儲體 BANK3_A和第八存儲體BANK7_A可以順序地與第十三焊盤12至第十六焊盤15電連接，並且 第二晶片C2的第四存儲體BANK3_B和第八存儲體BANK7_B可以順序地與第四焊盤3至第 一焊盤0電連接。利用上述的電連接，第一晶片Cl和第二晶片C2各自的存儲體能夠具有鏡像結構。 相應地，即使第一晶片Cl和第二晶片C2共用探針測試邏輯電路250，它們也可以被製造為 具有相同結構的晶片。這樣，當晶片以與本公開一致的方式位於晶片上時，可以製造具有相同結構的晶片。圖4是說明對根據本發明各個方面的半導體裝置探針測試的示例性方法的流程 圖。結合圖3和圖4描述示例性的探針測試方法。首先，第一晶片Cl響應於第一晶片選擇信號而被激活，並且執行第一晶片Cl的探 針測試。第一晶片Cl的存儲體與第一焊盤0至第十六焊盤15相連接， 從而能夠執行探針測試。當完成第一晶片Cl的探針測試時，第二晶片C2響應於第二晶片 選擇信號而被激活，並且執行第二晶片C2的探針測試。第二晶片C2的存儲體ΒΑΝΚ0_Β至 BANK7_B與第十六焊盤15至第一焊盤0相連接，從而能夠執行探針測試。第一晶片選擇信 號和第二晶片選擇信號可以是由外部源所施加的命令信號產生的信號。當完成第一晶片Cl和第二晶片C2的探針測試時，可以根據第一晶片Cl的探針測 試結果而對第一晶片Cl執行修復步驟。圖3的實施例所示的第一晶片操作邏輯電路210 和220可以包括與修復步驟相關的邏輯電路。在修復步驟期間，可以校正第一晶片Cl的內 部電壓。替代地或附加地，在修復步驟期間可以執行用於修復有缺陷的存儲器單元的修復 操作。在一些實施例中，所述修復操作可以通過將包括在第一晶片操作邏輯電路210和220 中的熔絲電路切斷來執行。當完成第一晶片Cl的修復步驟時，可以執行第二晶片C2的修復步驟。與第一芯 片Cl類似，圖3的實施例所示的第二晶片操作邏輯電路230和240可以包括與第二晶片C2 的修復步驟相關的邏輯電路。根據本發明的一個方面，可以在執行第一晶片Cl和第二晶片C2的修復步驟之前 執行第一晶片Cl和第二晶片C2的探針測試。由於建立和使用用於在探針測試過程中檢測 以及用於執行修補步驟的必要的測試設備所需的成本和時間是巨大的，所以這種安排方式 是有益處的。當完成第一晶片Cl和第二晶片C2的修復步驟時，可以再次執行第一晶片Cl和第 二晶片C2的探針測試。執行第一晶片Cl和第二晶片C2的第一探針測試可以分析第一芯 片Cl和第二晶片C2的缺陷信息，執行第一晶片Cl和第二晶片C2的第二探針測試可以確 定是否已正確地執行了第一晶片Cl和第二晶片C2的修復步驟。當完成第二探針測試時，用於探針測試的探針測試邏輯電路250可以作為劃片通 道kribe Lane_p而被去除，於是第一晶片Cl與第二晶片C2分離。由於第一晶片Cl和第 二晶片C2具有相同的物理結構，因此在封裝晶片時不需將晶片分類。在包括所附的權利要求的整個描述中，術語「包括」應該被理解為與「包括至少一 個」同義，除非指明了其它相反的情況。雖然以上結合用於具體應用的示意性實例而描述了特定的實施例，但應當清楚的 是所述實施例僅是示例性的。接觸到本公開所提供的教導的本領域的技術人員將意識本發 明的其它的修改、應用和/或實施方式以及本發明在其它的領域中具有顯著的實用性。相 應地，文中所述的半導體裝置及相關的探針測試方法不應限於所述的實施方式。確切的說， 所述的半導體裝置及相關的探針測試方法應當僅根據所附權利要求並結合以上的說明書 和附圖而限定。
權利要求
1.一種半導體裝置，包括-H-* LL心片；劃片通道，所述劃片通道位於所述晶片周圍；以及探針測試邏輯電路，所述探針測試邏輯電路用於對所述晶片執行探針測試，其中，所述探針測試邏輯電路位於所述劃片通道的一部分上。
2.如權利要求1所述的半導體裝置，其中，所述晶片包括 多個存儲體；以及晶片操作邏輯電路，所述晶片操作邏輯電路與所述多個存儲體的操作相關。
3.如權利要求2所述的半導體裝置，其中，所述晶片操作邏輯電路包括用於所述存儲 體中的至少一個的修復電路。
4.如權利要求2所述的半導體裝置，其中，所述晶片操作邏輯電路包括用於所述晶片 的TSV連接的邏輯電路。
5.一種半導體裝置，包括弟 心/T ；Λ-Λ- ~· -H- LL弟一心片；劃片通道，所述劃片通道位於所述第一晶片與所述第二晶片之間；以及 探針測試邏輯電路，所述探針測試邏輯電路用於對所述第一晶片和所述第二晶片進行 探針測試，所述探針測試邏輯電路位於所述劃片通道上，其中，在完成所述探針測試之後，所述劃片通道和位於所述劃片通道上的所述探針測 試邏輯電路被去除。
6.如權利要求5所述的半導體裝置，其中，所述第一晶片和所述探針測試邏輯電路之 間的電連接與所述第二晶片和所述探針測試邏輯電路之間的電連接在邏輯上相反。
7.如權利要求5所述的半導體裝置，其中，所述第一晶片包括 多個存儲體；以及第一晶片操作邏輯電路，所述第一晶片操作邏輯電路與所述多個存儲體的操作相關。
8.如權利要求7所述的半導體裝置，其中，所述第一晶片操作邏輯電路包括用於所述 存儲體中的至少一個的修復電路。
9.如權利要求7所述的半導體裝置，其中，所述第一晶片操作邏輯電路包括用於所述 第一晶片的TSV連接的邏輯電路。
10.如權利要求7所述的半導體裝置，其中，所述第二晶片包括 多個存儲體；以及第二晶片操作邏輯電路，所述第二晶片操作邏輯電路與所述多個存儲體的操作相關。
11.如權利要求10所述的半導體裝置，其中，所述第二晶片操作邏輯電路包括用於所 述存儲體中的至少一個的修復電路。
12.如權利要求10所述的半導體裝置，其中，所述第二晶片操作邏輯電路包括用於所 述第二晶片的TSV連接的邏輯電路。
13.如權利要求12所述的半導體裝置，其中，所述第一晶片的所述修復電路和所述邏 輯電路以及所述第二晶片的所述修復電路和所述邏輯電路與所述探針測試邏輯電路相鄰。
14.如權利要求10所述的半導體裝置，其中，所述第一晶片的所述多個存儲體的排列順序與所述第二晶片的所述多個存儲體的排列順序在拓撲上相反。
15.一種半導體裝置，包括 晶片上的晶片；劃片通道，所述劃片通道位於所述晶片上並與所述晶片相鄰，用於將所述晶片與所述 晶片上的相鄰的晶片分離；以及邏輯電路，所述邏輯電路用於在所述晶片上執行探針測試，其中，所述邏輯電路位於所述劃片通道上，使得當沿著所述劃片通道切割所述晶片以 將所述晶片與所述相鄰的晶片分離時所述邏輯電路被去除。
16.如權利要求15所述的半導體裝置，其中，所述邏輯電路被配置為對所述晶片和所 述相鄰的晶片共同地執行所述探針測試。
17.一種半導體裝置的探針測試方法，包括以下步驟提供半導體裝置，所述半導體裝置包括第一晶片和第二晶片，所述第一晶片和所述第 二晶片共用探針測試邏輯電路；響應於第一晶片選擇信號而執行所述第一晶片的探針測試； 響應於第二晶片選擇信號而執行所述第二晶片的探針測試； 根據所述第一晶片的探針測試結果來修復所述第一晶片； 根據所述第二晶片的探針測試結果來修復所述第二晶片；以及 去除所述探針測試邏輯電路。
18.如權利要求17所述的探針測試方法，其中，在修復所述第二晶片的步驟之後，所述 方法還包括以下步驟響應於所述第一晶片選擇信號而再次執行所述第一晶片的探針測試；以及 響應於所述第二晶片選擇信號而再次執行所述第二晶片的探針測試。
19.如權利要求17所述的探針測試方法，其中，所述第一晶片選擇信號和所述第二芯 片選擇信號是從命令信號產生的。
20.一種製造半導體裝置的方法，包括以下步驟 在晶片上提供第一晶片和第二晶片；提供用於對所述第一晶片和所述第二晶片執行探針測試的邏輯電路，所述邏輯電路位 於所述第一晶片與所述第二晶片之間的劃片通道上；使用所述邏輯電路對所述第一晶片和所述第二晶片執行探針測試；以及 沿著所述劃片通道切割所述晶片，以使所述第一晶片和所述第二晶片彼此分離， 其中，當沿著所述劃片通道切割所述晶片時，所述邏輯電路被去除。
21.如權利要求20所述的方法，還包括根據所述探針測試的結果來修復所述第一晶片 和所述第二晶片中的至少一個的步驟。
22.如權利要求21所述的方法，還包括在修復之後對所述第一晶片和所述第二晶片重 復所述探針測試。
全文摘要
本發明公開了一種半導體設備及相關方法的各個實施例。在一個示例性的實施例中，提供一種半導體裝置，可以包括晶片；劃片通道，所述劃片通道位於晶片周圍；以及探針測試邏輯電路，所述探針測試邏輯電路用於在晶片上執行探針測試。所述探針測試邏輯電路位於劃片通道的一部分。
文檔編號H01L21/66GK102110659SQ20101026088
公開日2011年6月29日 申請日期2010年8月24日 優先權日2009年12月28日
發明者尹泰植, 李鍾天 申請人:海力士半導體有限公司