快閃記憶體設備及操作其的方法

2023-05-31 15:42:41 2

專利名稱：：快閃記憶體設備及操作其的方法
技術領域：
：本發明涉及一種快閃記憶體設備，並且更具體地，涉及一種其中在選擇線和字線之間包括通過字線的快閃記憶體設備及操作其的方法。
背景技術：
：快閃記憶體設備具有即使在切斷電源之後仍保持數據的特性。快閃記憶體設備主要被分類成NAND快閃記憶體和NOR快閃記憶體。下面描述它們中的NAND快閃記憶體。圖1是說明NAND快閃記憶體設備的存儲塊中的編程操作的視圖。參考圖1，NAND快閃記憶體設備包括存儲單元陣列。該存儲單元陣列包括多個存儲單元塊。每個存儲單元塊包括多個串。需要指出的是，為了方便，在附圖中僅說明了兩個串ST1和ST2。每個單元串包括漏極選擇電晶體DST、多個存儲單元CO至Cn以及源極選擇電晶體SST,所有這些都串聯連接。包括在單元串ST1和ST2中的漏極選擇電晶體DST分別連接到位線BL1和BL2。源極選擇電晶體SST與公共源極線CSL並聯連接。同時，將包括在各個單元串ST1和ST2中的漏極選才f電晶體DST的柵極相連接，以形成漏極選擇線DSL,並且將源極選擇電晶體SST的柵極相連接，以形成源極選擇線SSL。此外，連接存儲單元CO至Cn的柵極，以形成字線WLO至WLn,並且字線形成頁單元。在該種情況下，2、4、8、16或32個頁形成一個頁組。當在如上構造的存儲單元陣列中執行編程操作時，向所選存儲單元(要編程的存儲單元)的字線(例如WLi)施加編程電壓Vpgm,並且向其餘字線施加通過電壓Vpass。此外，向連接到包括所選存儲單元的串(例如ST2)的位線BL2施加地電壓(例如0V)，並且向連接到其餘串的位線施加編程禁止電壓(例如Vcc)。如果在這些電壓條件下執行編程操作，則由於字線和溝道區域之間的電壓差而在所選存儲單元Ci中執行編程操作。同時，也向包括在串ST1中的存儲單元Bi施加編程電壓Vpgm,向串ST1施加編程禁止電壓。由於電容耦合而產生溝道升壓。因而，隨著溝道區域的電壓升高，柵極和溝道區域之間的電壓差降低，並且不執行編程操作。這被稱為編程幹擾。這時，如果溝道升壓電平升高，則關於編程幹擾的容限(margin)增加。然而，如果溝道升壓電平升高，則可能發生下面的問題。圖2是說明當對傳統的NAND快閃記憶體設備進行編程時鄰近選擇電晶體的存儲單元的編程幹擾機制的截面圖。在快閃記憶體設備的編程操作時，向所選的字線(例如，鄰近源極選擇電晶體的字線WL0)施加編程電壓(例如，18V)，而向未選字線WL1至WL31施加比編程電壓^氐的通過電壓(例如，IOV)。編禾呈電壓可以4吏用16V至19V的電壓，而通過電壓可以使用9V至IIV的電壓。此外，向連接到共同源極線CSL的源極215施加電源電壓Vcc,向源極選擇電晶體SST的源極選擇線SSL施加地電壓，並且向漏極選擇電晶體DST的漏極選擇線DSL施力口電源電壓Vcc。同時，如果被施加編程電壓的存儲單元M0不是目標編程單元(即在不是正執行編程操作的串的情況下)，向連接到位線BL0的漏極210施加電源電壓Vcc,以防止存儲單元M0被編程。由於快閃記憶體設備的高集成度，所以很難充分確保相鄰單元之間的距離。因而，在用於防止存儲單元被編程的溝道自升壓操作時，具有鄰近源極重大。這是由當從源極選擇電晶體SST向字線WL0注入電子時對未選擇單元進行編程的編程幹擾引起的，因為在由施加有編程電壓的字線WL0和不執行編程操作的串中的源極選#^電晶體SST共享的結點上產生柵極感應漏極洩露電流(GateInducedDrainLeakage,GIDL)。這是基於下面的機制。首先，在"r編程後，通過高偏壓形成局部高溝道升壓(①)。通過在邊緣部分A處的高結點電勢產生GIDL電流，在所述邊緣部分A處所選字線WLO和鄰近的源極選擇電晶體SST共享該結點(②)。通過溝道升壓電勢導致的強角場(comerfield)產生電子空穴對的熱載流子。由於溝道升壓電勢導致的橫向電場，使熱載流子的熱電子移動到單元串中(③)。由於高電場，在所選字線WLO下面的溝道區域205中產生熱載流子(④)。通過由編程電壓Vpgm/通過電壓Vpass導致出現的高垂直電場，將由所選字線WLO下面的溝道區域205產生的熱載流子的熱電子注入到浮置柵極130中。在該機制中，通過溝道升壓電勢而將在邊緣部分A處形成的電子從源極選擇電晶體SST移動到鄰近的字線WL0，然後對其加速，其中連接到鄰近源極選擇電晶體SST的字線WL0的存儲單元MO與該源極選擇電晶體SST在所述邊緣部分A共享結點。因而，該電子具有達到可以對字線WLO進行編程的程度的熱電子特性。這樣，在編程操作時，改變連接到鄰近源極選擇電晶體SST的字線WLO的快閃記憶體單元MO的閾值電壓Vth。此外，在連接到鄰近漏極選擇電晶體DST的字線WL31的存儲器單元M31中產生類似的現象，從而閾值電壓Vth可能改變。同時，儘管在圖2中未示出，但是下面將描述在編程操作時在包括要編程的存儲單元的串內可能出現的問題。在編程操作時，對一頁內的許多存儲單元進行編程。因而優選的是，執行編程操作以使得編程閾值電壓分布變窄。編程閾值電壓分布較寬的事實意味著具有較快編程速度的單元和具有較慢編程速度的單元的編程閾值電壓之間的差非常大。這對存儲單元的工作特性有不利影響。在該情況下，幹擾現象導致存儲單元的編程速度變慢。編程操作是用於通過將浮置柵極的電勢升高到高於溝道區域的電勢而從溝道區域向浮置柵極注入電子的操作。這時，由字線偏壓和溝道區域的電勢的電容耦合比來決定浮置柵極的電勢。圖3是用於說明在所選單元和周圍單元之間發生的幹擾現象的截面圖。參考圖3，在編程操作時，向所選單元的字線WLi施加編程電壓Vpgm，而向在所選單元附近形成的單元的字線WLi-1和WLi+1施加通過電壓Vpass。附圖標記300指代半導體襯底，302指代隧道絕緣層，304指代浮置柵極，306指代介電層，308指代控制柵極，且310指代結點區域。在上述中，隨著單元間隙減小，在所選單元的浮置柵極和周圍單元的控制柵極之間獲得大約0.15的幹擾電容耦合比A。因此，施加到周圍單元的通過電壓影響所選單元的編程速度。圖4是說明依賴於通過電壓的電平的編程速度的差的特性圖。從圖4中可以看出，隨著通過電壓的電平升高，由於編程操作而導致的閾值電壓的變化變大。換句話說，隨著通過電壓升高，編程閾值電壓的電平升高，這導致較快的編程速度。具體而言，連接到字線的最外端字線WLO和WLn的存儲單元的閾值電壓②低於連接到位於字線WLO和WLn之間的字線WL1至WLn-l的存儲單元的閾值電壓①。這意味著編程速度較慢。這是因為儘管在最外端字線WL0和WLn處，僅在一側存在鄰近的字線，而位於它們之間的字線WL1至WLn-l則在兩側都存在鄰近的字線。為了克服該問題，提出了一種增加最外端字線的寬度或增加字線之間的空間的方法。然而，這不僅降低了集成度，而且增加了溝道電阻並降低了單元電流。因此，需要其它基本方法。如上所述，位於最外端位置的存儲單元的編程速度和擦除速度較慢。因而，為了改善擦除工作特性，使用較高的擦除電壓。在這種情況下，如果重複執行擦除操作和編程操作幾十萬次，則存儲單元的工作特性(具體而言是擦除/編程循環特性)明顯退化。
發明內容因此，本發明涉及一種快閃記憶體設備及操作其的方法，其中，在選擇線和鄰近的字線之間形成通過字線，並且在編程/擦除操作時，控制施加到所選塊和未選擇塊的通過字線的偏壓，使得可以最小化連接到最外端字線的存儲單元的編程/擦除速度和其餘存儲單元的編程/擦除速度之間的差，並且可以改進諸如擦除/編程循環特性的工作特性和可靠性。一方面，本發明提供了一種快閃記憶體設備，包括多個存儲單元塊、工作電壓生成器、塊開關單元和電壓提供電路。所述多個存儲單元塊中的每一個包括選擇線和字線，並且在所述選擇線和字線之間包含有通過字線。所述工作電壓生成器向全局選擇線、全局字線和全局通過字線輸出工作電壓。所述塊開關單元響應於塊選擇信號而將全局字線連接到字線和選擇線。電壓提供電路連接到所述選擇線和通過字線，並且被配置為響應於塊選擇反轉信號而向所述選擇線和通過字線提供地電壓。另一方面，本發明提供了一種操作快閃記憶體設備的方法，包括步驟提供多個存儲單元塊，其各自包括漏極選擇線、源極選擇線和字線，並且分別在漏極選擇線與字線之間和在源極選擇線與字線之間具有漏極通過字線和源極通過字線；以及在其中向所選存儲單元塊的漏極通過字線和源極通過字線施加有通過電壓並向未選存儲單元塊的漏極通過字線和源極通過字線施加有地電壓的情況下，執行編程操作。在另一方面中，本發明提供了一種操作快閃記憶體設備的方法，包括步驟提供多個存儲單元塊，其各自包括漏極選擇線、源極選擇線和字線，並且分別在漏極選擇線與字線之間和在源極選擇線與字線之間具有漏極通過字線和源極通過字線；以及在其中向所選存儲單元塊的漏極通過字線和源極通過字線施加有讀取通過電壓或地電壓的情況下，執行讀取操作。在另一方面中，本發明提供了一種操作快閃記憶體設備的方法，包括步驟提供多個存儲單元塊，其各自包括漏極選擇線、源極選擇線和字線，並且分別在漏極選擇線與字線之間和在源極選擇線與字線之間具有漏極通過字線和源極通過字線；以及在其中向所選存儲單元塊的漏極通過字線和源極通過字線施加有地電壓並且將未選存儲單元塊的漏極通過字線和源極通過字線設置為浮置狀態的情況下，執^"H寮除操作。圖1是說明NAND快閃記憶體設備的存儲塊和編程操作的視圖；管的存儲單元的編程幹擾機制的截面圖；圖3是說明在所選單元和周圍單元之間發生的幹擾現象的截面圖；圖4是說明依賴於通過電壓的電平的編程速度的差的特性圖；圖5是根據本發明的實施例的快閃記憶體設備的單元陣列的布局圖；圖6是根據本發明的實施例的存儲設備的電路圓；圖7是用於向字線和通過字線輸出編程/讀取/擦除操作所必需的電壓的電^各框圖；以及圖8是說明根據本發明的另一實施例的快閃記憶體設備的電路圖和操作其的方法。具體實施方式將參考附圖描述根據本發明的特定實施例。參考圖5，半導體襯底包括有效區域510和絕緣區域520。在存儲單元陣列區域中並列地交替定義有效區域510和絕緣區域520。在絕緣區域520中形成絕緣層。在整個半導體襯底上形成穿過有效區域510和絕緣區域520的多個漏極選擇線DSL、多個字線WLO至WLn、以及源極選擇線SSL。在漏極選擇線DSL和源極選擇線SSL之間形成所述多個字線WL0至WLn。術語"選擇線"用於指代漏極選擇線DSL或源極選擇線SSL。具體地，在本發明中，在字線中位於最外端位置的字線(例如WLO或WLn)和選擇線之間形成通過字線SPWL和DPWL。更具體地，在第一字線WLO和源極選擇線SSL之間形成源極通過字線SPWL，並在第n字線WLn和漏極選4奪線DSL之間形成漏極通過字線DPWL。源極和漏極通過字線SPWL和DPWL具有與一般字線相同方式的結構，包括隧道絕緣層、浮置柵極、介電層和控制柵極。而且，在編程/擦除/讀取操作時，向通過字線SPWL和DPWL分別施加不同電平的工作電壓。稍後將描述詳細的工作電壓。另一方面，可以將通過字線SPWL和DPWL形成為具有與形成在它們之間的字線的寬度相同的寬度Wl。選擇線DSL和SSL的每個也可以被形成為具有與字線的寬度Wl相同的寬度W3。因此，可以將通過字線SPWL和DPWL、選擇線DSL和SSL以及字線WLO至WLn都形成為具有相同的寬度Wl、W2和W3。此外，可以將通過字線SPWL和DPWL與字線之間的距離D2設置為與字線WLO至WLn之間的距離Dl相同。也可以將通過字線SPWL和DPWL與選擇線之間的距離D3設置為與字線WLO至WLn之間的距離Dl相同。在這種情況下，選擇線DSL和SSL、通過字線SPWL和DPWL以及字線WLO至WLn的距離Dl至D3變為相等。在傳統的方法中，選擇線DSL和SSL具有比字線WLO至WLn的寬度更寬的寬度，並且選擇線DSL和SSL與字線之間的距離比字線WLO至WLn之間的距離更寬。然而，在本發明中，將選擇線DSL和SSL的寬度設置為與字線WLO至WLn的寬度相同，並且將選擇線DSL和SSL與字線之間的距離也設置為與字線WLO至WLn之間的距離相同。因而，儘管額外形成了通過字線SPWL和DPWL,但是可以防止或最小化集成度的降低。因為如上所述形成所增加的通過字線SPWL和DPWL,將用於存儲數據的存儲單元實際連接的字線WLO和WLn形成為如形成通過字線SPWL和DPWL—樣遠離所以如圖2所示的熱載流子形成區域。因而，可以防止在第一字線WLO和最後字線WLn中發生不期望的顯著pgm千擾現象。此外，因為可以在串內的整個溝道區域中保持較高的溝道升壓電平，所以可以防止在未選字線中發生編程現象。具體地，由於不必要向通過字線SPWL和DPWL施加編程電壓，所以不產生顯著的編程現象，並且可以保持閾值電壓恆定。因此，在編程操作或讀取操作中不出現問題。還可以獲得下面的優點。首先，由於所有字線的寬度和距離相同，所以在整個存儲單元中，字線之間的幹擾耦合比變得相等。第二，鄰近浮置柵極之間的耦合比也變得相等。第三，在編程操作時，向選擇線DSL和SSL以及鄰近的通過字線SPWL和DPWL施加通過電壓。因而，由於在第一或最後字線WL0或WLn的兩側產生的耦合現象(參考圖3進行的描述)變得相同，所以編程閾值電壓的分布可以較窄。第四，減少了選擇DSL和SSL的寬度(柵極長度)，並且所有線的寬度和距離是相同的。因此，不僅可以降低製造過程中的圖案特性和一致性，而且可以減少溝道電阻，因此增加了單元電流。在下文中，將詳細描述在編程/擦除/讀取操作時施加到通過字線SPWL和DPWL的工作電壓。在編程操作時，在下面的表l的條件下，施加編程操作所必需的電壓。表1tableseeoriginaldocumentpage11參考表l,在編程操作時，在所選的塊中，向漏極選擇線DSL施加電源電壓Vcc,而向源極選擇線SSL施加地電壓0V。此外，向連接到要被編程的存儲單元的字線施加編程電壓Vpgm,而向其餘字線施加通過電壓Vpass。向通過字線SPWL和DPWL施加通過電壓Vpass。同時，在未選的塊中，所有字線處於浮置狀態，並且向選擇線DSL和SSL以及通過字線SPWL和DPWL施加地電壓0V。在讀取操作時，在下面的表2的條件下，施加讀取操作所必需的電壓。表2tableseeoriginaldocumentpage11未選的塊ovVreadpass浮置Vr63dpass0V參考表2，在讀取操作時，在所選的塊中，向選擇線DSL和SSL施加電源電壓Vcc,向要被編程的存儲單元所連接的字線施加讀取電壓Vread,而向其餘字線施加讀取通過電壓Vreadpass。向通過字線SPWL和DPWL施加讀耳又通過電壓Vreadpass。同時，在未選的塊中，所有字線變為浮置，並且向選擇線DSL和SSL施加地電壓0V,而向通過字線SPWL和DPWL施加讀取通過電壓Vreadpass。在這種情況下，讀耳又通過電壓Vreadpass是用於在讀取4乘作期間開啟(turnon)連接到未選的字線的存儲單元的電壓，並且其至少比編程狀態的閾值電壓高0.5V。在通過字線SPWL和DPWL的情況下，閾值電壓的變化對於讀取操作的影響非常小。因而，儘管向通過字線SPWL和DPWL施加讀取通過電壓Vreadpass,但是它對操作沒有影響。與上述不同，在讀取操作時，如表3所示，在未選的塊中，可以向通過字線SPWL和DPWL施加0V,以進一步最小化位線和公共源極線之間的洩漏電流。換句話說，未選的塊的所有字線WLO至WLn變為浮置，而選擇線DSL和SSL以及通過字線SPWL和DPWL都施加有地電壓0V。表3tableseeoriginaldocumentpage12在這種情況下，由於連接到漏極通過字線DPWL和源極通過字線SPWL的存儲單元都是關閉的，所以可以進一步防止位線和公共源極線之間發生的洩漏電流。在存儲單元的擦除處理中，可以在下面的表4的條件下施加編程操作所用於使所擦除的存儲單元的閾值電壓分布變窄的後置(post)編程搡作、以及用於檢測所擦除的存儲單元的閾值電壓的驗證操作。可以如表4所示來設置每個操作的偏壓條件。表4tableseeoriginaldocumentpage13參考表4，在將所選塊的選擇線DSL和SSL設置為浮置狀態並且向字線WLO至WLn施加地電壓OV的條件下執行擦除操作。在這種情況下，通過字線SPWL和DPWL也施加有地電壓0V。此外，將未選的塊的選擇線DSL和SSL、通過字線SPWL和DPWL以及字線WLO至WLn都設置為浮置狀態。在上述中，當重複擦除操作時，可以持續降低連接到通過字線SPWL和DPWL的存儲單元的閾值電壓。因而，可以將通過字線SPWL和DPWL設置成浮置狀態，以使得由於通過字線SPWL和DPWL的增加的電壓而不執行擦除操作，這是由於在擦除操作時向勢阱區域施加擦除電壓引起的電容耦合而導致的。在後置編程操作中，在所選的塊中，向源極選擇線SSL施加地電壓0V，而向漏極選衝奪線DSL施加電源電壓Vcc。此外，向字線WLO至WLn和通過字線SPWL和DPWL施加後置編程電壓Vpostpgm。後置編程電壓Vpostpgm被施加有比一般編程操作中施加的編程電壓Vpgm的電平低的電平。在上述中，當重複後置編程操作時，可以持續降低連接到通過字線SPWL和DPWL的存儲單元的閾值電壓。因此，可以在後置編程操作時，向通過字線SPWL和DPWL施加在一^:編程操作中向未選的字線施加的通過電壓Vp咖。同時，在未選的塊中，向源極選擇線SSL施加地電壓OV,向漏極選擇線DSL施加電源電壓Vcc，而將字線WLO至WLn設置為浮置狀態。向通過字線SPWL和DPWL也施加地電壓0V。此後，在擦除驗證操作中，向選擇線DSL和SSL施加電源電壓Vcc,而向通過字線SPWL和DPWL施加讀耳又通過電壓Vreadpass，並且向字線WLO至WLn施加地電壓OV,從而開啟連接到該通過字線SPWL和DPWL的存儲單元。通常，通過全局選擇線和全局通過字線不僅向選擇線DSL和SSL而且向通過字線SPWL和DPWL施加操作所必需的電壓。然而，當考慮上述的編程/讀取/擦除操作的偏壓應用條件時，必須向所選的塊和未選的塊的選擇線DSL和SSL以及通過字線SPWL和DPWL施加不同電平的電壓。因而，為了施加不同電平的電壓，必須修改某部分電路。下面將詳細地描述這一點。圖6是根據本發明的實施例的存儲設備的電路圖。圖7是用於向字線和通過字線輸出編程/讀取/擦除操作所必需的電壓的電路的框圖。參考圖6和圖7,存儲單元陣列包括多個存儲單元塊(為了方便，僅示出了兩個存儲單元塊BL1和BL2)。每個塊包括多個串。每個串包括連接到漏極選擇線DSL的漏極選擇電晶體和連接到源極選擇線SSL的源極選擇電晶體。連接到字線WLO至WLn的存儲單元被連接在漏極選擇電晶體和源極選擇電晶體之間。此外，在本發明中，連接到源極通過字線SPWL的通過存儲單元被連接在串內的第一個存儲單元和漏極選4奪電晶體之間，並且連接到漏極通過字線DPWL的通過存儲單元被連接在串內的最後存儲單元和漏極選擇電晶體之間。漏極選擇電晶體的漏極連接到位線BL,而源極選擇電晶體的源極連接到7>共源極線CSL。將線SSL、SPWL、WLO至WLn、DPWL和DSL通過塊開關單元(例如BS1)連接到全局線GSSL、GSPWL、GWLO至GWLn、GDPWL和GDSL。塊開關單元BS1根據塊選擇信號(例如BSEL1)將所述線連接到全局線。塊開關單元BS1包括開關元件，這些開關元件分別連接在線SSL、SPWL、WLO至WLn、DPWL和DSL與全局線GSSL、GSPWL、GWLO至GWLn、GDPWL和GDSL之間，並且根據塊選擇信號BSEL1進行操作。在這種情況下，開關元件可以包括NMOS電晶體。向全局線GSSL、GSPWL、GWLO至GWLn、GDPWL和GDSL輸出在通過電壓生成器710、編程/讀取/擦除電壓生成器720和選擇線電壓生成器730中生成的通過電壓或工作電壓。此外，當所選的塊的線SSL、SPWL、WLO至WLn、DPWL和DSL分別通過塊開關單元BS1連接到全局線GSSL、GSPWL、GWLO至GWLn、GDPWL和GDSL時，分別向線SSL、SPWL、WL0至WLn、DPWL和DSL施加通過電壓或工作電壓。因此，通過電壓生成器710、編程/讀取/擦除電壓生成器720和選擇線電壓生成器730變成用於輸出操作快閃記憶體設備所必需的電壓的工作電壓生成器。同時，本發明的存儲設備額外包括電壓提供電路LS1和LS2,用於在編程/讀取/擦除操作時向所選的塊(例如BL1)和未選的塊(例如BL2)的選擇線DSL和SSL以及通過字線SPWL和DPWL施加不同電平的電壓。詳細地說，在每個塊中配備有電壓提供電路，並且在未選的塊中包括的電壓提供電擇線DSL和SSL以及通過字線SPWL和DPWL連接到接地端。同時，在所選存儲單元塊中包括的電壓提供電路(例如LSI)響應於塊選擇反轉信號/BSELl而不進行操作。由於該原因，通過全局選擇線GDSL和GSSL以及全局通過字線GSPWL和GDPWL向選擇線DSL和SSL以及通過字線SPWL和DPWL施加編程、擦除或讀取操作所必需的電壓。因而，儘管全局選擇線GDSL和GSSL以及全局通過字線GSPWL和GDPWL被共享，仍可以向所選的塊和未選的塊的選擇線DSL和SSL以及通過字線SPWL和DPWL施加不同電平的電壓。已參考表1至表3描述了其中如上所述向所選的塊和未選的塊的選擇線DSL和SSL以及通過字線SPWL和DPWL施加不同電平的電壓的示例。返回參考圖6的塊開關單元BS1,在本發明中額外包括通過字線SPWL和DPWL。因而，在塊開關單元BS1中額外包括用於將通過字線SPWL和DPWL連接到全局通過字線GSPWL和GDPWL的開關元件T21和T22。由於額外安裝了開關元件T21和T22,所以增加了這些元件佔據的面積。在這局通過字線GSPWL和GDPWL連接來減少這些元件佔據的面積。然而，如果直接連接通過字線SPWL和DPWL與全局通過字線GSPWL和GDPWL,則向未選擇的塊的通過字線SPWL和DPWL持續施加通過電壓。因此，可能施加影響，或可能改變連接到通過字線SPWL和DPWL的存儲單元的閾值電壓。因而，將整個塊分成幾個組，以組為基礎形成開關元件，以將通過字線SPWL和DPWL連接到全局通過字線GSPWL和GDPWL。這樣，可以較少影響或閾值電壓的變化，同時最小化元件所佔據的面積的增加。下面進4亍i羊糹田i也4苗述。圖8是說明根據本發明的另一實施例的快閃記憶體設備的電路圖和操作其的方法。參考圖8,如在現有技術中那樣通過圖6所示的塊開關單元BS1和BS2將全局字線GWL0至GWLn選擇性地連接到包括在塊中的字線WL0至WLn。然而，以不同方式將全局通過字線GSPWL和GDPWL連接到包括在塊中的通過字線SPWL和DPWL。為此，將存儲單元塊分成幾個組(例如k個組)。在一個塊組中包括的塊的數目是整個塊的數目除以塊組數目k所得的值。儘管在附圖中未示出，但是在將2048個存儲單元塊分成64個組的情況下，在一個塊組中包括的存儲單元塊的數目變成32。在這種情況下，與圖6所示的塊開關單元BS1和BS2不同，將用於連接全局通過字線GSPWL與GDPWL以及通過字線SPWL與DPWL的開關單元PS1至PSk的數目布置為與塊組的數目一樣多。開關單元PS1至PSk的每一個包括第一開關元件T81,全局漏極通過字線GDPWL和漏極或源極連接到所述第一開關元件T81;以及第二開關元件T82，全局源極通過字線GSPWL和漏極或源極連接到所述第二開關元件T82。第一開關元件T81的源極或漏極共同連接到包括在相應塊組的每個存儲單元塊中的漏極通過字線DPWL。此外，第二開關元件T82的源極或漏極共和第二開關元件T81和T82響應於用於選擇塊組的塊組選^H言號BGSELk而工作。在上述中，如果選擇第一存儲單元塊，則第一開關單元PS1響應於塊組選擇信號BGSEL1而工作。因此，包括在第一塊組的第1至第32塊中的所有漏極通過字線DPWL被共同連接到全局漏極通過字線GDPWL。此外，包括在第一塊組的第1至第32塊中的所有源極通過字線SPWL被共同連接到全局源極通過字線GSPWL。在上述中，如果激活用於選擇該塊組內的一個塊的塊選擇信號(例如BSEL2)，則也激活與包括該所選塊的塊組對應的塊組選擇信號(例如BGSEL1)。如果如上所述安裝用於連接全局通過字線GSPWL與GDPWL和通過字線SPWL與DPWL的開關單元PS1至PSk，則可以最小化由元件所佔據的面積的增加，並且可以減少施加到連接到通過字線SPWL與DPWL的存儲單元的影響或閾值電壓的變化。如上所述，根據本發明，在選擇線和鄰近的字線之間形成通過字線，並且編程/擦除操作時，控制施加到所選的塊和未選的塊的通過字線的偏壓。因此，可以最小化連接到最外端字線的存儲單元的編程/擦除速度和其餘存儲單元的編程/擦除速度之間的差，並且可以改進諸如擦除/編程循環特性的工作特性和可靠性。儘管已參考特定實施例進行了上述描述，但是應當理解，在不背離本專利和所附權利要求書的精神和範圍的情況下，本領域普通技術人員可以對本專利做出改變和》務改。對相關申請的交叉引用本申請要求於2007年4月6日提交的韓國專利申請號10-2007-34201的優先權，其全部內容通過引用而一皮合併於此。權利要求1.一種快閃記憶體設備，包括多個存儲單元塊，每個存儲單元塊與選擇線、通過字線和字線相關聯，在一個選擇線和一個字線之間提供至少一個通過字線；工作電壓生成器，向全局選擇線、全局字線和全局通過字線輸出工作電壓；塊開關單元，響應於塊選擇信號而將全局字線連接到所述字線和選擇線；以及電壓提供電路，連接到所述選擇線和通過字線，並且被配置為響應於塊選擇反轉信號而向所述選擇線和通過字線提供地電壓。2.根據權利要求1所述的快閃記憶體設備，其中，在存儲單元塊中以相同距離形成所述選擇線、字線和通過字線。3.根據權利要求1所述的快閃記憶體設備，其中，所述選擇線、字線和通過字線被配置為具有基本相同的寬度。4.根據權利要求1所述的快閃記憶體設備，其中，所述工作電壓生成器包括選擇線電壓生成器，以向所述全局選擇線提供第一電壓；編程/讀取/擦除電壓生成器，以向所述全局字線提供第二電壓；以及通過電壓生成器，以向所述全局通過字線提供第三電壓。5.根據權利要求1所述的快閃記憶體設備，其中，所述塊開關單元被配置為響應於塊選擇信號而連接所述全局通過字線和所述通過字線。6.根據權利要求1所述的快閃記憶體設備，其中，直接連接所述全局通過字線和所述通過字線。7.根據權利要求1所述的快閃記憶體設備，其中，在每個存儲單元塊中提供所述電壓提供電路。8.根據權利要求1所述的快閃記憶體設備，其中所述電壓提供電路包括開關元件，所述開關元件被配置為響應於塊選擇反轉信號而進行工作，該開關元件具有第一端和第二端，該第一端分別連接到所述選:t奪線和通過字線，該第二端連接到接地端。9.根據權利要求1所述的快閃記憶體設備，還包括開關單元，用於響應於塊組選擇信號，而將所述全局通過字線。10.根據權利要求9所述的快閃記憶體設備，其中，當激活用於選擇包括在塊組中的一個存儲單元塊的塊選擇信號時，激活所述塊組選擇信號。11.一種用於對NAND快閃記憶體設備編程的方法，該方法包括提供多個存儲單元塊，每個存儲單元塊與至少一個漏極選擇線、至少一個源極選擇線、多個字線、至少一個漏極通過字線以及至少一個源極通過字向與所選存儲單元塊相關聯的漏極通過字線和源極通過字線施加通過電壓；以及向與未選的存儲單元塊相關聯的漏極通過字線和源極通過字線施加地電壓。12.根據權利要求11所述的方法，其中，向所選存儲單元塊的漏極選拷r線施加電源電壓，而向所選存儲單元塊的源極選擇線施加地電壓，以及向未選存儲單元塊的漏極選擇線和源極選擇線施加地電壓。13.根據權利要求12所述的方法，還包括拖加編禾呈電壓；!/口通過電壓；以及將與未選存儲單元塊相關聯的字線浮置。14.一種用於讀取NAND快閃記憶體設備的方法，該方法包括提供多個存儲單元塊，每個存儲單元塊包括漏極選擇線、源極選擇線和字線，並且分別在漏極選擇線與字線之間和在源極選擇線與字線之間具有漏極通過字線和源極通過字線；向所選存儲單元塊的漏極通過字線和源極通過字線施加讀取通過電壓；以及向未選存儲單元的漏極通過字線和源極通過字線施加讀取通過電壓或地電壓。15.根據權利要求14所述的方法，其中，向所選存儲單元塊的漏極選擇線和源極選擇線施加電源電壓，而向未選存儲單元塊的漏極選擇線和源極選才奪線施力。i也電壓。16.根據權利要求15所述的方法，還包括向所選存儲單元塊的所選存儲單元的字線施加讀取電壓；向所選存儲單元塊的未選存儲單元的字線施加讀耳又通過電壓；以及將未選存儲單元的字線浮置。17.—種用於擦除快閃記憶體設備的方法，該方法包括提供多個存儲單元塊，每個存儲單元塊包括漏極選擇線、源極選擇線和字線，並且分別在漏極選擇線與字線之間和在源極選擇線與字線之間具有漏極通過字線和源極通過字線；向所選存儲單元塊的漏極通過字線和源極通過字線施加地電壓；以及將未選存儲單元塊的漏極通過字線和源極通過字線浮置。18.根據權利要求17所述的方法，其中，將所選存儲單元塊的漏極選擇線和源極選擇線設置為浮置狀態，向所選存儲單元塊的字線施加地電壓，並且將未選存儲單元塊的漏極選擇線、源極選擇線和字線設置為浮置狀態。19.根據權利要求17所述的方法，還包括在擦除操作後執行後置編程操作，以使擦除操作所擦除的存儲單元的閾值電壓分布變窄。20.根據權利要求19所述的方法，其中，在所述後置編程操作中，向所選存儲單元塊的字線、漏極通過字線和源極通過字線施加後置編程電壓，將未選存儲單元塊的字線設置為浮置狀態，並且向未選存儲單元塊的漏極通過字線、源極通過字線施加地電壓。21.根據權利要求20所述的方法，其中向所選存儲單元塊和未選存儲單元塊的漏極選擇線施加電源電壓，以及向所選存儲單元塊和未選存儲單元塊的源極選才奪線施加地電壓。22.根據權利要求17所述的方法，還包括在執行所述擦除操作後，執行擦除驗證操作。23.根據權利要求19所述的方法，還包括在執行所述後置編程操作後，執行擦除驗證搡作。全文摘要一種快閃記憶體設備，包括多個存儲單元塊、工作電壓生成器、塊開關單元和電壓提供電路。所述多個存儲單元塊中的每一個包括選擇線和字線，並且具有包括在選擇線和字線之間的通過字線。所述工作電壓生成器向全局選擇線、全局字線和全局通過字線輸出工作電壓。所述塊開關單元響應於塊選擇信號而將所述全局字線連接到字線和選擇線。電壓提供電路連接到所述選擇線和通過字線，並被配置為響應於塊選擇反轉信號而向所述選擇線和通過字線提供地電壓。文檔編號G11C16/10GK101281789SQ20071019622公開日2008年10月8日申請日期2007年11月30日優先權日2007年4月6日發明者李熙烈申請人:海力士半導體有限公司