時鐘同步系統和方法
2023-06-01 01:43:56
專利名稱：時鐘同步系統和方法
技術領域：
本發明一般涉及數字信息系統。更具體地說，本發明涉及用於快速同步兩個或兩個以上數字通信系統的方法和系統。在一個方面中，本說明書公開一種用於實現數字通信系統間快速同步的級聯PLL單元。
通信的常規方式常常以「實時」的形式發生。例如，電話會議是以實時形式進行的。「實況」電視體育轉播以實時形式進行。用戶已經開始期望這些以及其他常規形式的通信都以實時形式進行。因此，數字傳送和接收技術及系統需要提供信息的實時傳送和接收。
但是，存在一個問題，彼此相距遙遠的裝置之間的數字通信常常使得不可能獲得相同的採樣頻率。除可以定義不同的時鐘層次結構但採用共用分布式時鐘源的那些情況外，一個裝置(如發射器)的採樣率和另一個裝置(如接收器)的採樣率之間都會存在一些差異。
圖1顯示典型的先有技術數字信息傳送和接收系統100。在系統100中，信號源101(如攝像機)產生模擬輸入信號。所述輸入信號連接到採樣器ADC(模擬數字轉換器)102，在其中對所述輸入信號進行採樣並將其編碼成為數字脈衝編碼調製信號。所述信號通過傳輸鏈路被傳送到採樣器103。採樣器103與DAC(數字模擬轉換器)重構濾波器104連接。採樣器103對通過傳輸鏈路接收的脈衝編碼調製信號進行採樣。所述採樣操作產生數位訊號，然後所述信號被連接到到DAC重構濾波器，在其中進行解碼和濾波，產生輸出信號。所述輸出信號代表來自信號源101的輸入信號。
為了保持通信鏈路兩側的裝置之間的同步，已經開發出完善的同步技術。在大多數實際情況中，這種同步技術都充分地發揮其作用。因此，數字通信系統(如數位電視，數字電話等)逐漸普及並被廣為接受。可利用傳統的先有技術獲得的同步性能已足以使大多數應用(如數位電視)按所期望的工作。
圖2顯示採用典型的先有技術同步方案的數字通信系統200。系統200包括向接收裝置202發送數據信號的發射裝置201。發射裝置201向比相電路鎖相環(PLL)203提供發射器時鐘信號。PLL 203產生電壓輸出Vout，後者耦合到VCO(電壓控制振蕩器)205。Vout控制由VCO 205產生的時鐘信號CLOCK A的頻率。CLOCK A耦合到分頻器204，在其中按照某個大的整數因子分頻，以便產生時鐘信號CLOCK B。PLL 203將CLOCK B和發射器時鐘的相位進行比較，並調整Vout直到CLOCK B和發射器時鐘同相。
當發射器時鐘和CLOCK B同相時，PLL 203向接收裝置202提供鎖定指示信號，通知所述裝置它現在可以可靠地使用CLOCK B對來自發射裝置201的DATA信號進行採樣了。只有在此時(例如，鎖相)，才能進行可靠的通信。
應當指出，對於大多數數字通信系統，接收裝置202能夠在某速率下將其時鐘頻率調整到標稱頻率″Fo″附近的一定範圍″Fw″內。當在發射器裝置201和接收裝置202之間啟動通信時，發射器時鐘和接收時鐘間的初始相差可以是零度到180度範圍內的任何值。因此，系統200需要相當長的時間來達到鎖相，視用於調整所述頻率和相位的所述速率以及調整範圍的大小而定。
例如，在系統200是DECT(數字增強型無繩電話)系統、連接ISDN中央支局的情況下，其中發射器時鐘頻率＝8kHz而(Fw/Fo)＝10-5，則鎖相可能要花長達七秒的時間。如果發射器時鐘頻率或接收器時鐘頻率(例如CLOCK B)偏離Fo，鎖相時間還可能明顯增加。達到鎖相需要通過PLL 203和VCO 205慢慢地調整CLOCK B，對CLOCK B信號進行調諧，使之儘可能地偏離發射器時鐘頻率，以便兩頻率的相位儘可能快地彼此逼近。這好比具有相同馬力的兩輛卡車在上坡的高速公路上彼此追趕。
參考圖2的系統200，發射器裝置201和接收裝置202之間的頻率同步是通過將兩裝置的相位與PLL 203的相位同步來實現的。在先有技術中這種方法是很常見和被廣泛使用的，用於實現發射裝置201和接收裝置202間頻率和相位同步。
假定兩個通信裝置(發射裝置201和接收裝置202)可以在某個窄窗口範圍內調整它們各自的時鐘率、且它們的時鐘信號間存在初始相位差，則技術人員可以計算對於最壞情況下的同步(例如，發射器時鐘信號與接收器裝置時鐘信號CLOCK B的初始相位差為180°)所需的最小時間。對於DECT系統，其中Fo為8kHz，Fw約為10-5(＝百萬分之10)，鎖相時間可能消耗長達6.5秒。如果發射器時鐘信號或接收器裝置時鐘信號偏離Fo，則鎖相時間可能會明顯增加。最壞情況的鎖定時間(仍假定發射器時鐘和接收器時鐘頻率位於Fo)可以根據發射器時鐘或接收器時鐘的周期長度來計算，起始相位差Pdo＝62.5μs，FA和FB之間最大可能周期長度差為10-5/FA＝1.25ns(其中FA和FB分別為發射器時鐘和接收器時鐘)。完成鎖相需要將兩個頻率之一(FA或FB)調諧，使之儘可能多地偏離另一個，使得這兩個頻率的相位可以儘可能快地彼此逼近。從而初始相位差Pdo＝62.5μs以每個FA周期約1.25 ns的步長遞減，花費-50,000個FA周期，等於-6.25秒加鎖相環電路PLL的實現損耗時間。
在可以啟動可用通信之前，每次電話振鈴都需要實現同步。在系統200中，每次電話振鈴都需要實現同步，才能啟動可用通信。在同步之前，在兩個數字電話裝置間不可能建立可靠的通信。再者，在某些數字電話裝置中，這些裝置的規範甚至可能會要求在實現同步期間(例如，在實現穩定鎖定條件之前)其通信電路應被禁用，因為在此期間頻率可能會超出它們的指定範圍。
這就造成一種出現大量問題的情況，大多數更加先進的通信裝置依賴於頻繁地建立和釋放的連接，並且調諧範圍Fw被減小。如果需要，通信鏈路應儘可能快地被建立，而不再需要時應儘可能快地被釋放(例如，為了最大限度地避免頻率帶寬的浪費，實現高系統利用率，服務於更多的客戶等等)。
因此，需要一種克服先有技術的同步速度慢的限制的數字傳輸系統。所需要的系統應提供實現快速頻率鎖定的數字傳送和接收系統。所需要的系統應具有在需要時快速建立穩定通信的能力。本發明就這些需求提供了一種創新的解決方案。
本發明的公開本發明提供一種用於克服先有技術的同步速度慢的限制的數字傳輸方法和系統。本發明的系統提供用於實現快速頻率鎖定的數字傳送和接收系統的方法和系統。本發明的系統能夠在需要時快速建立穩定的通信鏈路。
在一個實施例中，本發明在DECT電話系統中以時鐘同步系統的形式實現，所述時鐘同步系統用於將第一通信裝置(例如，數字專用小交換機(PBX)或中央局)和第二通信裝置(例如數字電話)同步，以啟動二者間的數字通信。第一裝置產生第一時鐘信號Fa。第二裝置產生第二時鐘信號Fb2。第二裝置包括第一PLL電路和第二PLL電路。第一PLL電路適合於按照因子K遞加Fa，而產生信號Fak。第二PLL電路適合於按照因子L遞加Fak，而產生信號Fbn。第二PLL電路適合於進一步按照因子N遞減Fbn，而產生信號Fb2。利用K、L和N設計第一PLL電路和第二PLL電路，以便在Fa和Fb2之間實現頻率鎖定，從而在第一裝置和第二裝置之間啟動數字通信，而無需Fa和Fb2之間的鎖相。以此方式，本發明的系統即實現了第一和第二裝置間的快速同步。
本發明因對於大多數數字通信系統的應用無需實際地實現零度鎖相的特點，而呈現其優越性。只要相位不隨時間偏移，就足以提供精確的頻率鎖定，而同時其相位卻可以是隨意的。僅通過頻率鎖定而不是鎖相就可以實現同步、然後進行通信的特點正是本發明的系統所公開的關鍵特性。實現鎖相需要比實現頻率鎖定顯著多的時間。通過優化實現頻率鎖定的設計，本發明的系統使同步比使用先有技術系統能夠達到的快很多。
先有技術的圖2顯示採用典型的先有技術相位同步方案的數字通信系統的方框圖。
圖3顯示根據本發明一個實施例的數字通信系統的方框圖。
圖4顯示根據本發明另一個實施例的數字通信系統的方框圖。
圖5顯示根據本發明一個實施例的同步系統的第一系列模擬性能結果的圖表。
圖6顯示根據本發明一個實施例的同步系統的第二系列模擬性能結果的圖表。
圖7顯示根據本發明一個實施例的同步過程的步驟流程圖。
本發明提供一種用於克服先有技術的同步速度慢的限制的數字傳輸方法和系統。本發明的系統提供用於實現快速頻率鎖定的數字傳送和接收系統的方法和系統。本發明的系統能夠在需要時快速建立穩定的通信鏈路。本發明優點在於對於大多數數字通信系統的應用無需實際地實現零度鎖相的特點。通過建立精確的頻率鎖定可以實現穩定的、無低頻幹擾的通信，而且只要相位不隨時間偏移，兩個裝置(發射裝置和接收裝置)之間的相位差可以是隨意的。本發明的方法和系統經過優化，可實現高速、高精度的頻率鎖定，從而使同步比使用先有技術系統可能達到的快很多。本發明及其優點將在下面進一步予以說明。
現在參考圖3，圖中示出根據本發明一個實施例的數字通信系統300的方框圖。第一數字通信裝置COM-A 301顯示在圖3的左邊。COM-A 301與第二數字通信裝置COM-B 302(在圖3的右邊)進行通信。COM A 301和COM B 302通過數據通道(由線804表示)進行通信。從COM-A 301通過單獨的通道305發送時鐘信號CLOCK FA。CLOCK FA啟動對DATA信號採樣以及從其中復原通信信息。CLOCKFA耦合到同步電路303。同步電路303(如圖3中虛線包圍的區域所示)包括許多元件(例如元件310到316)。同步電路303的部分功能是向COM B 302提供已同步的時鐘信號CLOCK Fb2以及鎖定指示信號LOCK INDICATION。
同步電路303包括元件310到316。Clock FA作為參考時鐘信號耦合到第一PLL 312。PLL 312產生電壓輸出Vout1，並將所述輸出作為調諧控制信號耦合到VCO 310。VCO 310產生輸出時鐘信號CLOCK Fak，並將所述信號耦合到分頻器311和作為參考時鐘信號耦合到第二PLL 315。分頻器311(例如DIVK1)的功能是將CLOCKFak按照整數因子K分頻，產生時鐘信號CLOCKFb 1並將所得到的這種信號耦合到PLL 312的VAR輸入端。
這樣，元件310到312起第一PLL電路的作用，它有效地將CLOCK FA按照整數因子K倍頻。PLL 312調整Vout1以實現CLOCKFb1和CLOCK FA之間的鎖相，從而實現CLOCK Fak和CLOCK FA之間的頻率鎖定。
同步電路303還包括元件313到316。如上所述，信號CLOCKFak作為參考信號被PLL 315接收。PLL 315產生電壓輸出Vout2，並將所述輸出作為調諧控制信號耦合到VCXO 313(VCXO2)。VCXO 313產生輸出時鐘信號CLOCK Fbn，並將所述信號耦合到分頻器314(DIVL2)和分頻器316(DIVN2)。分頻器314可用來將CLOCK Fbn按照整數因子L分頻。分頻器316可用來將CLOCKFbn按照整數因子N分頻。分頻器314的輸出耦合到PLL 315的VAR輸入端。分頻器316的輸出以同步後的時鐘信號CLOCKFb2的形式耦合到COM-B302。
這樣，元件313到316的部分地起第二PLL電路的作用，它將CLOCK Fak按照整數因子L倍頻並將所得到的信號按照整數因子N分頻，獲得已同步的時鐘信號CLOCKFb2。以此方式，同步電路303向COM B 303提供已同步的時鐘信號(CLOCK Fb2)，且所述時鐘信號與發射器裝置的時鐘信號(CLOCKFA)精確地實現頻率鎖定。PLL315還向接收裝置COM-B 302提供鎖定指示信號(LOCKINDICATION)，指示所述精確頻率鎖定是何時實現的。
仍參考圖3，下面將指出，根據本發明，實現鎖相對於COM-A 301與COM-B 302之間的通信並非必不可少的。所必需的是COM-A 301與COM-B 302之間的初始相位差的絕對值在整個連接過程中應合理地保持恆定，並實現頻率鎖定。因為頻率鎖定可以通過將CLOCKFb2調諧到CLOCKFA而以虛擬方式瞬間地實現，所以，通過本發明的方法顯著地減少了實現鎖定的時間。
採用先有技術的同步方案，顯然鎖定時間的長短主要取決於比較頻率(例如，CLOCK FA)和所包含的VCXO的調諧範圍。如果所述比較頻率增加、例如按照因子100增加，這樣仍將花費50,000個所述已增加的比較頻率的周期來實現鎖相，但是，顯然只花費了遞增之前所花費的1/100的時間。
因此，根據本發明，比較頻率(例如，CLOCKFA)按照因子K增加，以便利用具有寬調諧範圍的高靈活性VCO的PLL(例如，PLL 312)的第一PLL電路(例如，元件310到312)來減少鎖定時間。然後，利用具有帶VCXO(例如，VCXO 313)的PLL(例如，PLL 315)的第二PLL電路(例如，元件313到316)按照因子L進一步遞增所得到的頻率CLOCKFak，產生通信系統接口規範所指定的窄調諧範圍的頻率Fbn(CLOCK Fbn)。
根據本實施例，這樣選擇L，使得K·L＝N以及CLOCK FA·K·L＝CLOCKFak·L＝CLOCK Fb2。分頻器311，VCO 310以及PLL 312按照整數因子K遞增PLL 315(例如，CLOCK FA)的比較頻率，從而按因子K降低PLL 315的鎖定時間。然後，由VCXO 313產生的信號CLOCK Fbn以及分頻器316為接收裝置COM-B 302產生期望的頻率鎖定信號CLOCK Fb2。
根據本實施例，PLL 312和PLL 315都採用眾所周知的標準技術和組件，因此可以易於開發並且效能價格合算地構造。PLL 312使用相位頻率檢測器來實現與寬調諧範圍的VCO 310一樣的快速和安全的鎖定。PLL 315使用EXOR或J-K-雙穩態檢測器，甚至當耦合到PLL312的VCO 310輸出頻率超出PLL 315的鎖定範圍時也可確保與PLL315連接的VCXO 313工作在其中心頻率(例如，CLOCK Fbn)附近。這將確保甚至當CLOCK FA丟失且CLOCK Fak無效時也不影響PLL 315。如果VCO 310的頻率輸出(例如，CLOCKFak)遠遠超出PLL 315的鎖定範圍，就可以避免對PLL 315的不希望有的影響。在本實施例中，假定±0.5…2％的偏移。
應當指出，CLOCK Fak對PLL 315的上述不希望有的影響還取決於PLL 315的環路濾波器帶寬。下面圖5和圖6顯示饋以兩種不同發射器裝置鎖定頻率的各種相位比較器類型的模擬結果，從而說明併入PLL 315的相位檢測器類型的選擇標準。
仍參考圖3的系統300，還應當指出，為簡明起見，在討論同步電路303時，分頻器因子使用了整數值(例如，分頻器311，314和316分別使用了因子K，L和N)，但是，顯然，使用標準技術、舉例說明、諸如多模數預定標器和分數N合成器，也可以使用非整數值的K、L和N。
具體地，在本實施例中，這些因子為下列值N＝3456，CLOCKFA＝8kHz，K＝216，CLOCK Fak＝1.728MHz，L＝16以及CLOCK Fbn＝27.648MHz。對於PLL 312，鎖定時間大約為50ms，而對於PLL 315，大約為30ms。因此同步電路303的總體鎖定時間為100ms左右。較之於先有技術電路的一般鎖定時間6250ms左右或更長，優勢明顯。
VCO 310輸出頻率範圍可以描述為CLOCKFak＝K·CLOCKFA·(1±[1...2]·10-2)。
VCXO 313輸出頻率範圍可以描述為CLOCKFbn＝N·CLOCKFb2＝L·CLOCK Fbk＝N·F0·(1±10-5)。
在實現鎖定後，CLOCKFb2＝L·CLOCKFbk/N＝L·CLOCKFak/N＝K·L·CLOCKFb1/N＝K·L·CLOCKFA/N＝CLOCKFA。
應當指出，雖然系統300會非常快實現鎖相，但是在CLOCKFb2處不會看到相位突變。這是一個非常重要的特徵，甚至可以在(例如)數字無線電鏈路的相位採集過程中，提供系統300的不中斷運行的明顯的優點。僅發生系統規範允許範圍內的少許頻率變化，而一旦鎖定條件被滿足時這些變化就會消失。根據本發明，當PLL 312和315兩者已經被鎖定時，相對於CLOCK FA具有恆定的相位差的信號CLOCK Fb2就會被清除。
現在參考圖4，說明根據本發明另一個實施例的系統400。系統400基本上類似於圖3的系統300；只是，系統400是完全的數字實現方式的，而系統300主要是模擬實現方式的(例如對於PLL 312/VCO310)。這樣，系統400說明本發明的實現方式不單純地局限於模擬組件或數字組件。為簡明起見，系統400顯示了理解本發明所需的一些基本組件。
由於構造具有精確中心頻率和調諧範圍的模擬VCO(例如，圖3的VCO 310)可能較困難、存在缺點或成本高，所以系統400的實施例如圖所示，說明全數字實現方式。系統400顯示了全數字PLL(ADPLL)實現方案的變型。ADPLL構造塊及其特性在本技術領域已是眾所周知的，且成本低廉，標準部件是通常可買到的。為說明不同之處，對應於系統300中(如VCO 310)的等效的VCO在系統400中被更名為DCO1 410，以便體現其數字特點。經過在分頻器430中按因子M分頻而從VCXO 413導出DCO1 410的中心頻率。DCO1 410輸出頻率CLOCK Fak可以被描述為CLOCK Fak＝CLOCK Fbn/M·(3＋C)/6，其中C∈{-1，0，+1)；且在CLOCK FA的每個周期確定一次。
應當指出，在系統400中，C值的變動是不可避免的，但是這樣會導致在信號CLOCK Fak上出現不希望有的假信號(spurious)。雖然假信號是不可避免的，但是可以通過選擇M的值來影響它們的功率譜的密度分布。例如，M＝L/2可以得到DCO1 410的所希望的中心頻率，但是，假信號的大多數能量非常接近於所述輸出頻率，產生VCXO 413 CLOCK Fbn處的假信號。因此，在本實施例中，這樣修改M的值，使得信號CLOCK Fak上的假信號被從所述輸出頻率的中心移開，並可以將其過濾掉，因為它們將不會通過與PLL 415連接的VCXO 313的環路濾波器。根據上述公式，可以在每個方向上將因子M修改最多30％，從而將假信號從所需要的頻率移開500kHz以上。
有關快速同步和系統實現的其他討論，讀者可參考Stefan Ott，《快速實現數字通信系統之間同步的方法和系統》，美國專利申請，編號09/046，890，申請日期03/23/98，所述專利通過引用而被包括在本文中。本發明具有下列優點(如，圖3的系統300和圖4的系統400)可採用低成本的標準元件來實現，而無需可編程邏輯器件(鎖相檢測器(PLD)，LCA，現場可編程門陣列(FPGA)等)或者常規的ASIC(專用集成電路)。
圖5顯示系統400的PLL415的輸出(例如Vout2)的DC分量的系列圖表。如上所述，PLL 415的輸出調整VCXO 413產生的CLOCKFbk的頻率。圖表501，502和503顯示了系統400運行的模擬結果，具體地說，經過濾波的Vout2的DC分量，其中有優化PLL元件所得出的結果(如圖501和502)以及非優化元件所得出結果(如圖503)。對於圖501-503中的每個圖，Vout2的幅度以縱軸表示而VAR/REF頻率偏移以橫軸表示。圖501顯示使用EXOR相位檢測器(PC IinCD4046)實現PLL 415的情況。圖502顯示使用JK-FF相位檢測器(PCIIIin 74HC4046)實現PLL 415的情況。圖503顯示使用相位頻率檢測器(PC IIin 0D4046)實現PLL 415的情況。應當指出，還可以把圖501-503理解反映圖3的PLL 315的結果，因為PLL 315和PLL415在系統300和400的運行和實現中基本都相似。
在本實施例中，在實現PLL 415時，非常希望這樣選擇PLL元件，使得隨著輸入頻率的偏移輸出很「平坦」。為了保持CLOCK Fb2的穩定性，Vout2應當儘可能的平坦，即使在未鎖定的情況下。圖表501和502顯示正確實現情況下的模擬結果。不連續性510，520和530顯示對頻率差的靈敏度。在圖表501和502中，Vout2對於較大頻率偏移基本上是平坦的，符合系統300和400中優化運行的要求。如圖表501和502所示，Vout2應所述保持在其範圍中心的周圍，即使在很大頻率偏移的情況下。但是，在圖表503中，Vout對於負偏移和正偏移相差很大，導致系統400的次優性能。相應地，這種相位頻率檢測器不應用於PLL 315或415。
圖表6顯示PLL 415的輸出的DC分量的第二個系列圖表。圖表601，602和603僅是關於圖5的圖表501,502和503的％偏移的較高解析度的版本(如「被放大的」)。它們更細緻地顯示了PLL 415的各種實現情況下Vout2的相對平滑度(正如橫軸測量單位所顯示的)。
現在參照圖7，圖中顯示根據本發明的一個實施例的過程700的步驟流程圖。過程700顯示根據本發明的通信系統(例如，圖3的系統300)的操作過程中的步驟，所述通信系統包括發射裝置和接收裝置(例如，DECT電話系統中所實現的)。
過程700從步驟701開始，此處發射裝置(如，COM-A 301)產生用於傳輸給接收裝置(如，COM-B 302)的數據信號並產生用於對所述數據信號採樣的相應時鐘信號(如，CLOCK FA)。如上所述，一種典型的實現方案是作為時鐘同步系統的DECT電話系統，它用於使第一通信裝置(如，數字PBX或中央局)與第二通信裝置(如，數字電話)同步，以啟動它們之間的數字通信。
在步驟702，數據信號被接收裝置接收，發射器時鐘信號被內置於所述接收裝置的同步電路(如，同步電路303)接收。如上所述，在一種典型的實現方案中，所述同步電路被包括在所述接收裝置內。
在步驟703，使用第一PLL電路(如，圖3的元件310-312)按因子K升高所接收的發射器時鐘信號的頻率。因子K用於利用所連接的頻率分頻器(如，分頻器311)將所述發射器時鐘信號的頻率倍增。
在步驟704，利用第二PLL電路(如，圖3的元件313-316)按因子L將第一PLL電路(如，CLOCK Fak)的輸出時鐘信號的頻率進一步升高。第二PLL電路包括用於產生所述信號的VCXO(如，VCXO313)。所得到的信號等於按照因子K和L倍頻的發射器時鐘信號(如，CLOCK Fbn)。
在步驟705，使用第二PLL電路中所包括的另一個分頻器(如，分頻器316)將VCXO(如，CLOCK Fbn)按照因子N分頻。這樣就獲得供接收器裝置使用的採樣時鐘信號(如，CLOCK Fb2)。如上所述，第一PLL電路和第二PLL電路適合於這樣調整K，L和N的值，以便在發射器時鐘信號和接收器時鐘之間實現頻率鎖定，從而啟動第一裝置和第二裝置之間的數字通信，而無需在發射器時鐘和接收器時鐘之間相位鎖定。以此方式，本發明的系統實現了第一和第二裝置之間的快速同步。
上面對本發明各特定實施例的描述用於說明和解釋的目的。其目的不在於作為最終結果，或將本發明限制於已公開和顯而易見的精確形式，顯然，根據以上論述，可以進行許多修改和變動。上面選擇和描述的實施例目的在於最透徹地解釋本發明的原理及其實際應用，從而使本專業技術人員儘可能地利用本發明及其各種實施例，同時進行各種修改以適應所考慮到的特定用途。我們的意圖是本發明的範圍由此處所附帶的權利要求書及其等效內容定義。
權利要求
1.一種時鐘同步系統，它包括產生第一時鐘信號Fa的第一裝置；產生第二時鐘信號Fb2的第二裝置；其中所述第二裝置包括第一PLL電路和第二PLL電路，所述第一PLL電路適合於按因子K升高所述時鐘信號Fa的頻率以產生時鐘信號Fak，所述第二PLL電路適合於按因子L升高所述時鐘信號Fak的頻率以產生時鐘信號Fbn，所述第二PLL電路還適合於按因子N降低所述時鐘信號Fbn的頻率以產生時鐘信號Fb2；所述第一PLL電路和所述第二PLL電路適合於這樣調整K，L和N的值，以便在Fa和Fb2之間實現頻率鎖定，從而啟動所述第一裝置和所述第二裝置之間的數字通信，而無需所述時鐘信號Fa和所述時鐘信號Fb2之間的預定鎖相。
2.權利要求1的系統，其特徵在於所述系統用於使第一通信裝置和第二通信裝置同步以啟動二者間的數字通信。
3.權利要求1或2的系統，其特徵在於所述第一PLL電路包括具有寬調諧範圍且適合於實現快速頻率鎖定的第一PLL。
4.權利要求3的系統，其特徵在於所述第二PLL電路包括具有窄調諧範圍且適合於實現所述時鐘信號Fak和Fbk之間的頻率鎖定的第二PLL。
5.權利要求4的系統，其特徵在於所述第一PLL與所述第二PLL電路級聯，以便利用所述第一PLL把所述時鐘信號Fa的頻率升高到中間時鐘信號Fak的頻率，並且利用所述第二PLL實現對所述時鐘信號Fak的相位和頻率鎖定，所述第一PLL還可作為靈活的寬範圍PLL工作，所述第二PLL還可作為穩定的窄範圍PLL工作。
6.權利要求4的系統，其特徵在於所述第二PLL電路包括可用來產生所述時鐘信號Fak的VCXO，其中所述VCXO配置成具有所述時鐘信號Fak的、在被禁止的DECT(數字增強型無線電話)規範範圍內的標稱頻率。
7.權利要求4的系統，其特徵在於所述第一裝置是中央局數字專用小交換機(PBX)而所述第二裝置是數字電話。
8.權利要求4的系統，其特徵在於這樣配置所述第二PLL，以便消除對所述時鐘信號Fb2的相位幹擾。
9.權利要求1的系統，其特徵在於所述時鐘同步系統用於將來自發射裝置的時鐘信號與接收裝置中的時鐘信號同步，所述系統是包括發射裝置和接收裝置的數字通信系統，所述第一裝置是所述發射裝置，所述第二裝置是所述接收裝置。
10.權利要求9的系統，其特徵在於所述第一PLL電路還包括VCO，它適合於產生所述時鐘信號Fak；第一分頻器，它連接成接收所述時鐘信號Fak並將所述時鐘信號Fak按照因子K分頻以產生所述時鐘信號Fb1；具有可變輸入端和參考輸入端的第一PLL，所述第一PLL連接成在其參考輸入端接收所述時鐘信號Fa並且在其可變輸入端接收所述時鐘信號Fb1，所述第一PLL可用來控制所述VCO以便實現所述時鐘信號Fa和所述時鐘信號Fb1之間的頻率鎖定。
11.權利要求10的系統，其特徵在於所述第二PLL電路還包括VCXO，它適合於產生所述時鐘信號Fan；第二分頻器，它連接成接收所述時鐘信號Fbn並將所述時鐘信號Fbn按照因子L分頻以產生所述時鐘信號Fbk；具有可變輸入端和參考輸入端的第二PLL，所述第二PLL連接成在其參考輸入端接收所述時鐘信號Fak並且在其可變輸入端接收所述時鐘信號Fbk，所述第二PLL可周來控制所述VCXO以便實現所述時鐘信號Fbk和所述時鐘信號Fak之間的鎖相。第三分頻器，它連接成接收所述時鐘信號Fbn並將所述時鐘信號Fbn按照因子N分頻以產生所述時鐘信號Fb2；
12.權利要求4或11的系統，其特徵在於所述時鐘同步系統這樣利用所述因子K，L和N的值，使得按照K值倍頻再按照L值倍頻的所述時鐘信號Fa等於按照L值倍頻的所述時鐘信號Fak，後者等於所述時鐘信號Fb2。
13.權利要求11的系統，其特徵在於所述第一PLL配置成具有寬調諧範圍並實現了快速鎖相。
14.權利要求11的系統，其特徵在於所述第二PLL配置成具有窄調諧範圍並實現了所述時鐘信號Fak和Fbk之間的精確鎖相。
15.權利要求11的系統，其特徵在於所述VCXO可用來產生所述時鐘信號Fbn，以便所述時鐘信號Fbn具有被禁止的DECT(數字增強型無線電話)規範範圍內的標稱頻率。
16.一種用於快速實現第一通信裝置和第二通信裝置之間同步以啟動二者間數字通信的方法，所述方法出現在數字通信系統中且包括下列步驟a)利用發射裝置產生時鐘信號Fa；b)利用接收裝置產生第二時鐘信號Fb2；利用第一PLL電路按因子K升高所述時鐘信號Fa的頻率以產生所述時鐘信號Fak；c)利用第二PLL電路按因子L升高所述時鐘信號Fak的頻率以產生所述時鐘信號Fbn；d)利用所述第二PLL電路按因子N降低所述時鐘信號Fbn的頻率以產生時鐘信號Fb2；e)這樣調整所述因子K，L和N的值，以便在所述時鐘信號Fa和所述時鐘信號Fb2之間實現頻率鎖定，而無需所述時鐘信號Fa和所述時鐘信號Fb2之間的鎖相；以及f)利用所述時鐘信號Fb2對所述接收裝置從所述發射裝置接收的數據流採樣。
17.權利要求16的方法，其特徵在於所述第一PLL電路包括第一PLL，它具有寬調諧範圍並適合於實現快速鎖相。
18.權利要求17的方法，其特徵在於所述第二PLL配置成具有窄調諧範圍並適合於實現所述時鐘信號Fak和Fbk之間的精確鎖相。
19.權利要求18的方法，其特徵在於所述第一PLL與所述第二PLL級聯，以便利用所述第一PLL將所述時鐘信號Fa的頻率升高到中間時鐘信號Fak的頻率並利用所述第二PLL對所述時鐘信號Fak實現相位和頻率鎖定，所述第一PLL還可作為靈活的寬範圍PLL操作，而所述第二PLL還可作為穩定的窄範圍PLL操作。
20.權利要求18的方法，其特徵在於所述第二PLL電路包括可用來產生所述時鐘信號Fbn的VCXO，其中所述VCXO配置成具有被禁止的DECT(數字增強型無線電話)規範內的所述時鐘信號Fbn的標稱頻率。
全文摘要
一種時鐘同步系統,用於將第一通信裝置與第二通信裝置同步以啟動二者之間的數字通信。第一裝置產生第一時鐘信號Fa。第二裝置產生第二時鐘信號Fb2。第二裝置包括第一PLL電路和第二PLL電路。第一PLL電路適合一於按因子K升高Fa的頻率以產生信號Fak。第二PLL電路適合於按因子L升高Fak的頻率以產生信號Fbn。第二PLL電路還適合於按因子N降低Fbn的頻率以產生信號Fb2。所述第一PLL電路和所述第二PLL電路適合於這樣調整K,L和N的值,使得在Fa和Fb2之間實現頻率鎖定,以便啟動第一裝置和第二裝置之間的數字通信,而無需Fa和Fb2之間的預定鎖相。
文檔編號H03L7/07GK1327633SQ00802157
公開日2001年12月19日 申請日期2000年8月4日 優先權日1999年8月5日
發明者S·奧特 申請人:皇家菲利浦電子有限公司