分壓電路及其控制方法
2023-05-31 11:41:51 2
分壓電路及其控制方法
【專利摘要】一種分壓電路及其控制方法，所述分壓電路具有輸入端和輸出端，包括：第一分壓支路、第二分壓支路、第三分壓支路、第四分壓支路、第一NMOS管和第二NMOS管。第一分壓支路、第二分壓支路和第一NMOS管可以構成第一分壓通路，第三分壓支路和第四分壓支路可以構成第二分壓通路。第一NMOS管和第二NMOS管均導通時，第一分壓通路和第二分壓通路均對分壓電路輸入端的電壓進行分壓處理，響應速度快。第一NMOS管和第二NMOS管均截止時，僅第二分壓通路對分壓電路輸入端的電壓進行分壓處理，明顯降低了分壓電路的功耗。本發明提供的分壓電路可以既提高分壓處理的響應速度又可以降低功耗。
【專利說明】分壓電路及其控制方法
【技術領域】
[0001] 本發明涉及一種分壓電路及其控制方法。
【背景技術】
[0002]傳統的分壓電路通常通過多個PMOS管串聯實現，例如，實現三分之一分壓即採用三個PMOS管串聯，第一個PMOS管的源極作為分壓電路的輸入端，第二個PMOS管的漏極作為分壓電路的輸出端。具體的，第一個PMOS管的源極適於輸入待分壓的信號。第一個PMOS管的柵極連接第一個PMOS管的漏極和第二個PMOS管的源極，第二個PMOS管的柵極連接第二個PMOS管的漏極和第三PMOS管的源極，第三PMOS管的柵極連接第三PMOS管的漏極和地。第二個PMOS管的漏極適於輸出分壓後的信號。
[0003]這樣傳統的分壓電路雖然響應速度較快，但是功耗缺很高。
【發明內容】
[0004]本發明解決的問題是現有分壓電路功耗高。
[0005]為解決上述問題，本發明提供一種分壓電路，具有輸入端和輸出端，包括:第一分壓支路、第二分壓支路、第三分壓支路、第四分壓支路、第一 NMOS管和第二 NMOS管；
[0006]所述第一分壓支路包括:M個第一 PMOS管，M≥I ;
[0007]M=I時，所述第一 PMOS管的源極連接所述輸入端，所述第一 PMOS管的柵極連接漏極和所述第二 NMOS管的源極；
[0008]M > I時，第I個第一 PMOS管的源極連接所述輸入端，第m個第一 PMOS管的柵極連接漏極和第m+1個第一 PMOS管的源極，I≤m < M，第M個第一 PMOS管的柵極連接漏極和所述第二 NMOS管的源極；
[0009]所述第二分壓支路包括:N個第二 PMOS管，N≥I ;
[0010]N=I時，所述第二 PMOS管的源極連接所述第二 NMOS管的源極，所述第二 PMOS管的柵極連接漏極和所述第一 NMOS管的漏極；
[0011]N> I時，第I個第二 PMOS管的源極連接所述第二 NMOS管的源極，第η個第二PMOS管的柵極連接漏極和第η+1個第二 PMOS管的源極，I < η < N，第N個第二 PMOS管的柵極連接漏極和所述第一 NMOS管的漏極；
[0012]所述第三分壓支路包括:Μ個第一 PMOS組，每個第一 PMOS組包括X個第三PMOS管，X≥2;
[0013]M=I時，第I個第三PMOS管的源極連接所述輸入端，位於第一 PMOS組的全部第三PMOS管的柵極均連接第X個第三PMOS管的漏極，第j個第三PMOS管的漏極連接第j+Ι個第三PMOS管的源極，I < j < X，第X個第三PMOS管的漏極連接所述第二 NMOS管的漏極和輸出端；
[0014]M > I時，位於第I個第一 PMOS組的第I個第三PMOS管的源極連接所述輸入端，位於同一個第一 PMOS組的全部第三PMOS管的柵極均連接第X個第三PMOS管的漏極，位於同一個第一 PMOS組的第j個第三PMOS管的漏極連接第j+Ι個第三PMOS管的源極，位於第k個第一 PMOS組的第X個第三PMOS管的漏極連接位於第k+Ι個第一 PMOS組的第I個第三PMOS管的源極，I ^ k < M,位於所述第M個第一 PMOS組的第X個第三PMOS管的漏極連接所述第二 NMOS管的漏極和輸出端；
[0015]所述第四分壓支路包括:N個第二 PMOS組，每個第二 PMOS組包括X個第四PMOS管；
[0016]N=I時，第I個第四PMOS管的源極連接所述輸出端，位於第二 PMOS組的全部第三PMOS管的柵極均連接第X個第四PMOS管的漏極，第j個第四PMOS管的漏極連接第j+Ι個第四PMOS管的源極，第X個第四PMOS管的漏極連接地；
[0017]N > I時，位於第I個第二 PMOS組的第I個第四PMOS管的源極連接所述輸出端，位於同一個第二 PMOS組的全部第四PMOS管的柵極均連接第X個第四PMOS管的漏極，位於同一個第二 PMOS組的第j個第四PMOS管的漏極連接第j+Ι個第四PMOS管的源極，位於第k個第二 PMOS組的第X個第四PMOS管的漏極連接位於第k+Ι個第二 PMOS組的第I個第四PMOS管的源極，位於所述第N個第二 PMOS組的第X個第四PMOS管的漏極連接地；
[0018]所述第一 NMOS管的源極連接地。
[0019]本發明還提供一種上述分壓電路的控制方法，包括:
[0020]輸出第一控制信號至所述第一 NMOS管的柵極；
[0021]輸出第二 控制信號至所述第二 NMOS管的柵極，所述第二控制信號為高電平時所述第一控制信號也為高電平，所述第一控制信號為低電平時所述第二控制信號也為低電平，所述第一控制信號的下降沿遲於同時為低電平的第二控制信號的下降沿，所述第二控制信號的上升沿遲於同時為高電平的第一控制信號的上升沿。
[0022]與現有技術相比，本發明實施例的第一分壓支路、第二分壓支路和第一 NMOS管可以構成第一分壓通路，第三分壓支路和第四分壓支路可以構成第二分壓通路。第一 NMOS管和第二 NMOS管均導通時，第一分壓通路和第二分壓通路均對分壓電路輸入端的電壓進行分壓處理，響應速度快。第一 NMOS管和第二 NMOS管均截止時，僅第二分壓通路對分壓電路輸入端的電壓進行分壓處理，明顯降低了分壓電路的功耗。本實施例的分壓電路可以既提高分壓處理的響應速度又可以降低功耗。
【專利附圖】
【附圖說明】
[0023]圖1是本發明實施例的分壓電路的一結構示意圖；
[0024]圖2是本發明實施例的分壓電路的另一結構示意圖；
[0025]圖3是本發明實施例的信號波形結構示意圖；
[0026]圖4是本發明實施例的分壓電路的又一結構示意圖；
[0027]圖5是本發明實施例的分壓電路的又一結構示意圖；
[0028]圖6是本發明實施例的分壓電路的又一結構示意圖。
【具體實施方式】
[0029]為使本發明的上述目的、特徵和優點能夠更為明顯易懂，下面結合附圖對本發明的具體實施例做詳細的說明。[0030]如圖1所示，本發明實施例提供一種分壓電路，所述分壓電路具有輸入端IN和輸出端OUT。所述分壓電路包括:第一分壓支路1、第二分壓支路2、第三分壓支路3、第四分壓支路4、第一 NMOS管MNl和第二 NMOS管MN2。
[0031]第一分壓支路I包括:M個第一 PMOS管，M > I。第二分壓支路2包括:N個第二PMOS管，N > I。第三分壓支路3包括:M個第一 PMOS組，每個第一 PMOS組包括X個第三PMOS管，X ^ 2ο第四分壓支路4包括:Ν個第二 PMOS組，每個第二 PMOS組包括X個第四PMOS 管。
[0032]當第一分壓支路I僅包括I個第一 PMOS管，即M=I時，所述第一 PMOS管的源極連接所述輸入端IN，所述第一 PMOS管的柵極連接第一 PMOS管的漏極和第二 NMOS管ΜΝ2的源極。
[0033]當第一分壓支路I包括至少兩個第一 PMOS管，即M > I時，第I個第一 PMOS管的源極連接所述輸入端IN，第m個第一 PMOS管的柵極連接第m個第一 PMOS管的漏極和第m+1個第一 PMOS管的源極，I < m < M，第M個第一 PMOS管的柵極連接第M個第一 PMOS管的漏極和第二 NMOS管MN2的源極。
[0034]當第二分壓支路2僅包括I個第二 PMOS管，即N=I時，所述第二 PMOS管的源極連接所述第二 NMOS管MN2的源極，所述第二 PMOS管的柵極連接第二 PMOS管的漏極和第一NMOS管MNl的漏極。
[0035]當第二分壓支路2包括至少兩個第二 PMOS管，即N > I時，第I個第二 PMOS管的源極連接第二 NMOS管MN2的源極，第η個第二 PMOS管的柵極連接第η個第二 PMOS管的漏極和第η+1個第二 PMOS管的源極，I < η < N，第N個第二 PMOS管的柵極連接第N個第二PMOS管的漏極和第一 NMO S管MNl的漏極。
[0036]當第三分壓支路3僅包括I個第一 PMOS組，即M=I時，所述第一 PMOS組的第I個第三PMOS管的源極連接輸入端IN，所述第一 PMOS組的全部第三PMOS管的柵極均連接所述第一 PMOS組的第X個第三PMOS管的漏極，所述第一 PMOS組的第j個第三PMOS管的漏極連接所述第一 PMOS組的第j+Ι個第三PMOS管的源極，I ^ j < X,所述第一 PMOS組的第X個第三PMOS管的漏極連接第二 NMOS管麗2的漏極和輸出端OUT。
[0037]當第三分壓支路3包括至少2個第一 PMOS組，即M > I時，位於第I個第一 PMOS組的第I個第三PMOS管的源極連接所述輸入端IN，位於同一個第一 PMOS組的全部第三PMOS管的柵極均連接位於同一個第一 PMOS組的第X個第三PMOS管的漏極，位於同一個第
一PMOS組的第j個第三PMOS管的漏極連接位於同一個第一 PMOS組的第j+Ι個第三PMOS管的源極，位於第k個第一 PMOS組的第X個第三PMOS管的漏極連接位於第k+Ι個第一 PMOS組的第I個第三PMOS管的源極，I < k < M，位於所述第M個第一 PMOS組的第X個第三PMOS管的漏極連接第二 NMOS管麗2的漏極和輸出端OUT。
[0038]當第四分壓支路4僅包括I個第二 PMOS組，即N=I時，所述第二 PMOS組的第I個第四PMOS管的源極連接輸出端0UT，所述第二 PMOS組的全部第三PMOS管的柵極均連接所述第二 PMOS組的第X個第四PMOS管的漏極，所述第二 PMOS組的第j個第四PMOS管的漏極連接所述第二 PMOS組的第j+Ι個第四PMOS管的源極，所述第二 PMOS組的第X個第四PMOS管的漏極連接地GND。
[0039]當第四分壓支路4包括至少2個第二 PMOS組，即N > I時，位於第I個第二 PMOS組的第I個第四PMOS管的源極連接輸出端0UT，位於同一個第二 PMOS組的全部第四PMOS管的柵極均連接位於同一個第二 PMOS組的第X個第四PMOS管的漏極，位於同一個第二 PMOS組的第j個第四PMOS管的漏極連接位於同一個第二 PMOS組的第j+Ι個第四PMOS管的源極，位於第k個第二 PMOS組的第X個第四PMOS管的漏極連接位於第k+Ι個第二 PMOS組的第I個第四PMOS管的源極，位於所述第N個第二 PMOS組的第X個第四PMOS管的漏極連接地 GND。
[0040]所述第一 NMOS管麗I的源極連接地GND。
[0041]由上述分壓支路的組成可以看出，第一分壓支路I中第一PMOS管的數量與第三分壓支路3中第一 PMOS組的數量相等，第二分壓支路2中的第二 PMOS管的數量與第四分壓支路4中的第二 PMOS組的數量相等，第一 PMOS組中的第三PMOS管的數量與第二 PMOS組中的第四PMOS管的數量相等。
[0042]下面以第一分壓支路I包括2個第一 PMOS管、第二分壓支路2包括I個第二 PMOS管、第三分壓支路3包括2個第一 PMOS組、每個第一 PMOS組包括4個第三PMOS管、第四分壓支路4包括I個第二 PMOS組以及第二 PMOS組包括4個第四PMOS管為例做進一步說明。
[0043]第一分壓支路I包括第I個第一 PMOS管MPll和第2個第一 PMOS管MP12，第二分壓支路2包括第I個第二 PMOS管MP21，第三分壓支路3包括第I個第一 PMOS組31和第2個第一 PMOS組32，第四分壓支路4包括第I個第二 PMOS組。
[0044]第I個第一 PMOS組31包括第I個第三PMOS管MP311、第2個第三PMOS管MP312、第3個第三PMOS管MP313和第4個第三PMOS管MP314。第2個第一 PMOS組32包括第I個第三PMOS管MP321、第2個第三PMOS管MP322、第3個第三PMOS管MP323和第4個第三PMOS 管 MP324。
[0045]第I個第二 PMOS組包括第I個第四PMOS管MP411、第2個第四PMOS管MP412、第3個第四PMOS管MP413和第4個第四PMOS管MP414。
[0046]第I個第一 PMOS管MPll的源極連接輸入端IN，第I個第一 PMOS管MPll的柵極連接漏極和第2個第一 PMOS管MP12的源極，第2個第一 PMOS管MP12的柵極連接漏極、第二 NMOS管麗2的源極和第I個第二 PMOS管MP21的源極。第I個第二 PMOS管MP21的柵極連接漏極和第一 NMOS管MNl的漏極。第一 NMOS管MNl的源極連接地GND。
[0047]在第I個第一 PMOS組31中，第I個第三PMOS管MP311的源極連接輸入端IN，第I個第三PMOS管MP311、第2個第三PMOS管MP312、第3個第三PMOS管MP313和第4個第三PMOS管MP314的柵極均連接第4個第三PMOS管MP314的漏極，第I個第三PMOS管MP311的漏極連接第2個第三PMOS管MP312的源極，第2個第三PMOS管MP312的漏極連接第3個第三PMOS管MP313的源極，第3個第三PMOS管MP313的漏極連接第4個第三PMOS管MP314源極，第4個第三PMOS管MP314源極的漏極連接第2個第一 PMOS組32的第I個第三PMOS管MP321的源極。
[0048]在第2個第一 PMOS組32中，第I個第三PMOS管MP321、第2個第三PMOS管MP322、第3個第三PMOS管MP323和第4個第三PMOS管MP324的柵極連接第4個第三PMOS管MP324的漏極，第I個第三PMOS管MP321的漏極連接第2個第三PMOS管MP322的源極，第2個第三PMOS管MP322的漏極連接第3個第三PMOS管MP323的源極，第3個第三PMOS管MP323的漏極連接第4個第三PMOS管MP324的源極，第4個第三PMOS管MP324的漏極連接輸出端 OUT。
[0049]在第I個第二 PMOS組中，第I個第四PMOS管MP411、第2個第四PMOS管MP412、第3個第四PMOS管MP413和第4個第四PMOS管MP414的柵極連接第4個第四PMOS管MP414的漏極和地GND，第I個第四PMOS管MP411的源極連接輸出端0UT，第I個第四PMOS管MP411的漏極連接第2個第四PMOS管MP412的源極，第2個第四PMOS管MP412的漏極連接第3個第四PMOS管MP413的源極，第3個第四PMOS管MP413的漏極連接第4個第四PMOS管MP414的源極。
[0050]輸入端IN適於接收待分壓的信號,輸入端OUT適於輸出分壓後的信號,分壓的比例由M和N決定，例如圖1所示的分壓電路可以實現對輸入端IN的電壓進行三分之一分壓處理。
[0051]本發明實施例的第一分壓支路1、第二分壓支路2和第一 NMOS管MNl可以構成第一分壓通路，第三分壓支路3和第四分壓支路4可以構成第二分壓通路。第一 NMOS管MNl和第二 NMOS管MN2均導通時，第一分壓通路和第二分壓通路均對輸入端IN的電壓進行分壓處理，響應速度快。第一 NMOS管MNl和第二 NMOS管MN2均截止時，僅第二分壓通路對輸入端IN的電壓進行分壓處理，明顯降低了分壓電路的功耗。因此，採用本實施例提供的分壓電路可以既提高分壓處理的響應速度又降低功耗。
[0052]所述的分壓電路還可以包括控制單元。所述控制單元適於輸出第一控制信號至所述第一 NMOS管麗I的柵極以及輸出第二控制信號至所述第二 NMOS管麗2的柵極，所述第二控制信號為高電平時所述第一控制信號也為高電平，所述第一控制信號為低電平時所述第二控制信號也為低電平，所述第一控制信號的下降沿遲於同時為低電平的第二控制信號的下降沿，所述第二控制信號的上升沿遲於同時為高電平的第一控制信號的上升沿。
[0053]如圖2所示，本實施例提供一種上述控制單元的實現方式。分壓電路還包括:第一反相單邊信號延遲發生器5、第二反相單邊信號延遲發生器6、第一反相器Dl和第二反相器D2。
[0054]第一反相單邊信號延遲發生器5適於對其輸入端信號CEB進行反相處理以及對所述反相處理後的信號的下降沿進行延時處理。第二反相單邊信號延遲發生器6適於對其輸入端信號—C—E—8_進行反相處理以及對所述反相處理後的信號的下降沿進行延時處理，所述第一單邊信號延遲發生器和第二單邊信號延遲發生器進行延時處理的時間相同。本領域技術人員可以根據第一反相單邊信號延遲發生器5和第二反相單邊信號延遲發生器6的功能描述獲得其電路實現方式，此處不再贅述。
[0055]第一反相單邊信號延遲發生器5的輸入端連接所述第一反相器Dl的輸入端，所述第一反相單邊信號延遲發生器5的輸出端連接第一NMOS管MNl的柵極，第一反相器Dl的輸出端連接第二反相單邊信號延遲發生器6的輸入端，第二反相單邊信號延遲發生器6的輸出端連接所述第二反相器D2的輸入端，第二反相器D2的輸出端連接所述第二 NMOS管麗2的柵極。
[0056]圖3不出了第一反相單邊信號延遲發生器5的輸入端信號CEB以及第一控制信號Al和第二控制信號A2的波形圖。從圖3所示的波形圖可以看出，第一控制信號Al為高電平時第二控制信號A2也為高電平，第一控制信號Al為低電平時第二控制信號A2也為低電平。但是，第一控制信號Al的下降沿All延遲與同時為低電平的第二控制信號A2的下降沿A21，第二控制信號A2的上升沿A22遲於同時為高電平的第一控制信號Al的上升沿A12。
[0057]第一控制信號Al為高電平時第一 NMOS管麗I導通，第一控制信號Al為低電平時第一 NMOS管麗I截止。第二控制信號A2為高電平時第二 NMOS管麗2導通，第二控制信號A2為低電平時第二 NMOS管麗2截止。
[0058]由於本實施例的第二控制信號A2的上升沿A22遲於同時為高電平的第一控制信號Al的上升沿A12，第一控制信號Al的下降沿All延遲與同時為低電平的第二控制信號A2的下降沿A21，所以，第一 NMOS管麗I進入導通狀態要先於第二 NMOS管麗2進入導通狀態，而第二 NMOS管麗2進入截止狀態要先於第一 NMOS管麗I進入截止狀態。因此，第二分壓通路可以在第一分壓通路形成且電壓穩定後再與其共同進行分壓處理，並且在需要第二分壓通路單獨工作時先與第一分壓通路斷開連接，減小了輸出端OUT輸出錯誤電壓的機率。
[0059]雖然本實施例僅描述了利用第一反相單邊信號延遲發生器5和第二反相單邊信號延遲發生器6配合反相器獲得第一控制信號Al和第二控制信號A2的實現方式，但是本領域技術人員可以根據上述描述獲得其他的實現方式。例如，第一反相單邊信號延遲發生器5和第二反相單邊信號延遲發生器6均可以用一個反相器和一個不具有反相功能的單邊信號延遲發生器來實現，此處不再贅述。
[0060]如圖4所示，本實施例的分壓電路還可以包括:第三NMOS管麗3。第三NMOS管麗3的漏極連接第二 NMOS管麗2的漏極，第三NMOS管麗3適於在第二 NMOS管麗2導通時截止以及在第二 NMOS管麗2截止時導通。第三NMOS管麗3的源極可以懸空。
[0061]具體的，第三NMOS管MN3的柵極可以輸入第三控制信號，所述第二控制信號為第二控制信號的反相信號。為了獲得第三控制信號，第三NMOS管MN3的柵極可以連接第二反相單邊信號延遲發生器6的輸出端。第三NMOS管麗3可以減小第二 NMOS管麗2在低電平向高電平轉換時引起的耦合效應。
[0062]如圖5所示，本實施例的分壓電路還可以包括:第四NMOS管MN4。位於第N個第
二PMOS組的第X個第四PMOS管的漏極通過第四NMOS管MN4接地GND。與前述描述的第二分壓通路所不同的，增加第四NMOS管MN4後，第二分壓通路僅在第四NMOS管MN4處於導通狀態後形成。因此，通過對第四NMOS管MN4狀態的控制，可以實現對第二分壓通路的狀態控制。
[0063]當第一 NMOS管麗I和第四NMOS管MN4均處於截止狀態時，分壓電路不再處於可工作的狀態，本實施例提供一種可以實現分壓電路實現非工作狀態的電路結構。繼續參考圖5，分壓電路還包括:第三反相器D3、第四反相器D4和或非門電路7。
[0064]第一反相單邊信號延遲發生器5的輸出端通過第三反相器D3和或非門電路7連接第一 NMOS管麗I的柵極。具體的，
[0065]第一反相單邊信號延遲發生器5的輸入端連接第一反相器Dl的輸入端,第一反相單邊信號延遲發生器5的輸出端連接第三反相器D3的輸入端，第三反相器D3的輸出端連接或非門電路7的第一輸入端，或非門電路7的輸出端連接第一 NMOS管麗I的柵極。第四反相器D4的輸入端連接或非門電路7的第二輸入端，第四反相器D4的輸出端連接第四NMOS管MN4的柵極。
[0066]當第四反相器的輸入端信號DEEP為高電平時，第一 NMOS管麗I和第四NMOS管MN4均處於截止狀態，使得分壓電路進入非工作狀態。[0067]如圖6所示，為了提高第二 NMOS管麗2和第三NMOS管麗3的導通能力，可以利用電平轉換電路8代替第二反相器D2。具體的，第二反相單邊信號延遲發生器6的輸出端連接電平轉換電路8的輸入端，電平轉換電路8的正相輸出端out連接第三NMOS管麗3，電平轉換電路8的反相輸出端outb連接第三NMOS管MN3。電平轉換電路8可以升高第二反相單邊信號延遲發生器6輸出端的電壓。
[0068]本發明實施例還提供一種上述分壓電路的控制方法，包括:
[0069]輸出第一控制信號至所述第一 NMOS管的柵極；輸出第二控制信號至所述第二NMOS管的柵極，所述第二控制信號為高電平時所述第一控制信號也為高電平，所述第一控制信號為低電平時所述第二控制信號也為低電平，所述第一控制信號的下降沿遲於同時為低電平的第二控制信號的下降沿，所述第二控制信號的上升沿遲於同時為高電平的第一控制信號的上升沿。
[0070]雖然本發明披露如上，但本發明並非限定於此。任何本領域技術人員，在不脫離本發明的精神和範圍內，均可作各種更動與修改，因此本發明的保護範圍應當以權利要求所限定的範圍為準。
【權利要求】
1.一種分壓電路,具有輸入端和輸出端,其特徵在於,包括:第一分壓支路、第二分壓支路、第三分壓支路、第四分壓支路、第一 NMOS管和第二 NMOS管； 所述第一分壓支路包括:M個第一 PMOS管，M ≥ 1; M=I時，所述第一 PMOS管的源極連接所述輸入端，所述第一 PMOS管的柵極連接漏極和所述第二 NMOS管的源極； M ≥ 1時，第I個第一 PMOS管的源極連接所述輸入端，第m個第一 PMOS管的柵極連接漏極和第m+1個第一 PMOS管的源極，1≤m 1時，第I個第二 PMOS管的源極連接所述第二 NMOS管的源極，第η個第二 PMOS管的柵極連接漏極和第η+1個第二 PMOS管的源極，1≤η < N，第N個第二 PMOS管的柵極連接漏極和所述第一 NMOS管的漏極； 所述第三分壓支路包括=M個第一 PMOS組，每個第一 PMOS組包括X個第三PMOS管，X ≥2 ； M=I時，第1個第三PMOS管的源極連接所述輸入端，位於第一 PMOS組的全部第三PMOS管的柵極均連接第X個第三PMOS管的漏極，第j個第三PMOS管的漏極連接第j+1個第三PMOS管的源極，1≤ j 1時，位於第I個第一 PMOS組的第I個第三PMOS管的源極連接所述輸入端，位於同一個第一 PMOS組的全部第三PMOS管的柵極均連接第X個第三PMOS管的漏極，位於同一個第一 PMOS組的第j個第三PMOS管的漏極連接第j+Ι個第三PMOS管的源極，位於第k個第一 PMOS組的第X個第三PMOS管的漏極連接位於第k+Ι個第一 PMOS組的第I個第三PMOS管的源極，1≤k I時，位於第I個第二 PMOS組的第I個第四PMOS管的源極連接所述輸出端，位於同一個第二 PMOS組的全部第四PMOS管的柵極均連接第X個第四PMOS管的漏極，位於同一個第二 PMOS組的第j個第四PMOS管的漏極連接第j+1個第四PMOS管的源極，位於第k個第二 PMOS組的第X個第四PMOS管的漏極連接位於第k+1個第二 PMOS組的第1個第四PMOS管的源極，位於所述第N個第二 PMOS組的第X個第四PMOS管的漏極連接地； 所述第一 NMOS管的源極連接地。
2.如權利要求1所述的分壓電路，其特徵在於，還包括:控制單元； 所述控制單元適於輸出第一控制信號至所述第一 NMOS管的柵極以及輸出第二控制信號至所述第二 NMOS管的柵極，所述第二控制信號為高電平時所述第一控制信號也為高電平，所述第一控制信號為低電平時所述第二控制信號也為低電平，所述第一控制信號的下降沿遲於同時為低電平的第二控制信號的下降沿，所述第二控制信號的上升沿遲於同時為高電平的第一控制信號的上升沿。
3.如權利要求1所述的分壓電路，其特徵在於，還包括:第一反相單邊信號延遲發生器、第二反相單邊信號延遲發生器、第一反相器和第二反相器； 所述第一反相單邊信號延遲發生器適於對其輸入端信號進行反相處理以及對所述反相處理後的信號的下降沿進行延時處理；所述第二反相單邊信號延遲發生器適於對其輸入端信號進行反相處理以及對所述反相處理後的信號的下降沿進行延時處理，所述第一單邊信號延遲發生器和第二單邊信號延遲發生器進行延時處理的時間相同； 所述第一反相單邊信號延遲發生器的輸入端連接所述第一反相器的輸入端，所述第一反相單邊信號延遲發生器的輸出端連接所述第一 NMOS管的柵極，所述第一反相器的輸出端連接所述第二反相單邊信號延遲發生器的輸入端，所述第二反相單邊信號延遲發生器的輸出端連接所述第二反相器的輸入端，所述第二反相器的輸出端連接所述第二 NMOS管的柵極。
4.如權利要求1所述的分壓電路，其特徵在於，還包括:第三NMOS管； 所述第三NMOS管的漏極連接所述第二 NMOS管的漏極，所述第三NMOS管適於在所述第二匪OS管導通時截止以及在所述第二 NMOS管截止時導通。
5.如權利要求4所述的分壓電路，其特徵在於，還包括:控制單元； 所述控制單元適於輸出第一控制信號至所述第一 NMOS管的柵極、輸出第二控制信號至所述第二 NMOS管的柵極以及輸出第三控制信號至所述第三NMOS管的柵極，所述第二控制信號為高電平時所述第一控制信號也為高電平，所述第一控制信號為低電平時所述第二控制信號也為低電平，所述第一控制信號的下降沿遲於同時為低電平的第二控制信號的下降沿，所述第二控制信號的上升沿遲於同時為高電平的第一控制信號的上升沿，所述第三控制信號為所述第二控制信號的反相信號。
6.如權利要求4所述的分壓電路，其特徵在於，還包括:第一反相單邊信號延遲發生器、第二反相單邊信號延遲發生器、第一反相器和第二反相器； 所述第一反相單邊信號延遲發生器適於對其輸入端信號進行反相處理以及對所述反相處理後的信號的下降沿進行延時處理；所述第一反相單邊信號延遲發生器適於對其輸入端信號進行反相處理以及對所述反相處理後的信號的下降沿進行延時處理，所述第一單邊信號延遲發生器和第二單邊信號延遲發生器進行延時處理的時間相同； 所述第一反相單邊信號延遲發生器的輸入端連接所述第一反相器的輸入端，所述第一反相單邊信號延遲發生器的輸出端連接所述第一 NMOS管的柵極，所述第一反相器的輸出端連接所述第二反相單邊信號延遲發生器的輸入端，所述第二反相單邊信號延遲發生器的輸出端連接所述第二反相器的輸入端和第三NMOS管的柵極，所述第二反相器的輸出端連接所述第二 NMOS管的柵極。
7.如權利要求1所述的分壓電路，其特徵在於，還包括:第四NMOS管； 位於第N個第二 PMOS組的第X個第四PMOS管的漏極通過所述第四NMOS管接地。
8.如權利要求7所述的分壓電路，其特徵在於，還包括:第一反相單邊信號延遲發生器、第二單邊信號延遲發生器、第一反相器、第二反相器、第三反相器、第四反相器和或非門電路； 所述第一反相單邊信號延遲發生器適於對其輸入端信號進行反相處理以及對所述反相處理後的信號的下降沿進行延時處理；所述第一反相單邊信號延遲發生器適於對其輸入端信號進行反相處理以及對所述反相處理後的信號的下降沿進行延時處理，所述第一單邊信號延遲發生器和第二單邊信號延遲發生器進行延時處理的時間相同； 所述第一反相單邊信號延遲發生器的輸入端連接所述第一反相器的輸入端，所述第一反相單邊信號延遲發生器的輸出端連接第三反相器的輸入端，所述第三反相器的輸出端連接所述或非門電路的第一輸入端，所述或非門電路的輸出端連接所述第一 NMOS管的柵極，所述第一反相器的輸出端連接所述第二反相單邊信號延遲發生器的輸入端，所述第二反相單邊信號延遲發生器的輸出端連接所述第二反相器的輸入端，所述第二反相器的輸出端連接所述第二 NMOS管的柵極，所述第四反相器的輸入端連接所述或非門電路的第二輸入端，所述第四反相器的輸出端連接所述第四NMOS管的柵極。
9.如權利要求8所述的分壓電路，其特徵在於，還包括:第三NMOS管； 所述第三NMOS管的漏極連接所述第二 NMOS管的漏極，所述第三NMOS管的柵極連接所述第二反相單邊信號延遲發生器的輸出端。
10.一種權利要求1至9任一權利要求所述的分壓電路的控制方法，其特徵在於，包括: 輸出第一控制信號至所述第一 NMOS管的柵極； 輸出第二控制信號至所述第二 NMOS管的柵極，所述第二控制信號為高電平時所述第一控制信號也為高電平，所述第一控制信號為低電平時所述第二控制信號也為低電平，所述第一控制信號的下降沿遲於 同時為低電平的第二控制信號的下降沿，所述第二控制信號的上升沿遲於同時為高電平的第一控制信號的上升沿。
【文檔編號】G05F1/56GK103809646SQ201410084170
【公開日】2014年5月21日 申請日期:2014年3月7日 優先權日:2014年3月7日
【發明者】胡劍, 楊光軍 申請人:上海華虹宏力半導體製造有限公司