運算處理裝置的製作方法
2023-06-01 05:05:21 5
專利名稱：運算處理裝置的製作方法
技術領域：
本發明涉及一種運算處理裝置，特別涉及一種包括用於執行不同的多個處理的處理器的運算處理裝置。
背景技術：
近年來，隨著個人計算機、工作站、高性能遊戲(game)設備的高功能、高性能化，所安裝的運算處理裝置的電路規模正趨向增大。通常，這樣的運算處理裝置除了諸如CPU(中央處理單元)的用於進行通用運算處理的處理器、用於管理信號的輸入輸出的處理器、用於進行音頻信號處理的處理器、用於執行圖像處理的圖形處理器等之外，還包含由各個處理器使用、管理的存儲器而構成。
在這種情況下，一邊要滿足所要求的性能、一邊要將各個處理器和各個存儲器以何種方式集成從而實現低成本正成為重要的課題。為了將某個處理器和由該處理器管理的存儲器集成混合安裝在一個半導體襯底上，存在利用eDRAM(嵌入動態存取存儲器)的情況。當利用eDRAM時，由於使處理器和存儲器形成在同一半導體襯底上，因此不需要輸入輸出緩衝器或者在印刷基板上的布線，並且能夠享受諸如寬帶設計變成可能的優點。
但是，在近年的運算處理裝置中，諸如CPU或者圖形處理器之類要求高速性、高性能性的處理器為了抑制因電路規模的增大而導致晶片面積的增加或者耗電的增大，通過使用0.13μm、0.11μm、90nm等最尖端工藝來進行設計、製造的情況多了。在使用最尖端工藝的情況下，當混裝了不要求處理器程度的高集成化的DRAM時，作為結果，導致成本上升，發生了使用eDRAM的設計未必是最佳的狀況。
近年來，開發了在半導體襯底的表面上配置直徑為數十微米的被稱為微凸點(micro bump)的信號輸入輸出用或者電源供給用的端子的技術。通過採用這樣的構造，實現了將半導體晶片層疊在半導體晶片上且通過介入微凸點連接的CoC(晶片上晶片，Chip On Chip)和在被稱為矽中間體(interposer)的襯底上配置多個矽晶片且通過介入微凸點和矽中間體而相互連接的SIS(矽中系統，System In Silicon)。根據使用微凸點的CoC或者SIS，在各個晶片之間的高速數據傳輸變成可能。
在這種情況下，在安裝了處理3維圖形的高性能的圖形處理器等的運算處理裝置中，對於如何將用於執行通用運算處理的CPU和為諸如圖形或者輸入輸出信號處理的特定處理而專門設計的特定用途處理器進行集成，從而使性能和成本之間的平衡最優化，正成為重要的課題。
發明內容
本發明是鑑於上述課題提出的，其目的在於提供一種運算處理能力和成本保持平衡的運算處理裝置。
本發明的一個形式的運算處理裝置，包括第一半導體襯底，其上一體集成了用於執行不同處理的多個處理器；和第二半導體襯底，其上一體集成了由在第一半導體襯底上集成的多個處理器管理的多個存儲器。在第一半導體襯底上集成的多個處理器包含存儲器控制器，用於控制各自單獨地集成在所述第二半導體襯底上的成為管理對象的存儲器。
根據本實施例，由於一個存儲器不是由多個處理器共享而是每個處理器上單獨設置了存儲器控制器和存儲器，因此能夠在各個處理器上進行最合適的存儲器管理。而且，通過將多個處理器和多個存儲器集成在分離的半導體襯底上，因此能夠選擇用於形成處理器即邏輯器的最合適的工藝和用於形成DRAM等存儲器的最合適的工藝。
可以通過不同的半導體製造工藝製造第一、第二半導體襯底，並將微凸點形成在各自的表面上，同時，將第一、第二半導體襯底在厚度方向上層疊，並通過所述微凸點連接。可以配置多個處理器和成為各自的管理對象的多個存儲器，使得相互的投影在至少一部分上重疊。
在本實施例中，多個處理器和多個存儲器之間各自單獨連接，但是，通過介入微凸點連接，能夠設計成不受到位寬度限制，而且，能夠使半導體晶片的佔有面積減小。
本發明的另一個實施例也涉及運算處理裝置。該實施例的運算處理裝置包括用於執行通用處理的運算處理器；由運算處理器管理的存儲器；為了執行特定處理而設計的多個特定用途處理器；以及由多個特定用途處理器管理的特定用途存儲器。將運算處理器和除了用於執行圖像處理的圖像處理用處理器之外的特定用途處理器一體集成在第一半導體襯底上，將由運算處理器管理的存儲器和由圖像處理用處理器以外的特定用途處理器管理的特定用途存儲器一體集成在第二半導體襯底上。
根據本實施例，能夠將第一半導體襯底上集成的運算處理器和特定用途處理器之間的總線內置於半導體襯底內，能夠實現穩定的信號處理。需要在圖像處理用處理器和由圖像處理用處理器管理的存儲器之間通過寬的帶寬來連接的情況很多。因此，通過將圖像處理用處理器和其存儲器作為其他晶片而設計在第一、第二半導體襯底之外，可進行處理能力優先的設計。
可以將多個特定用途處理器中的圖像處理用處理器和特定用途存儲器中的由圖像處理用處理器管理的存儲器一體集成在第三半導體襯底上。通過將由圖像處理處理器管理的存儲器設計作為eDRAM，能夠確保寬的帶寬。
可以將第一、第二半導體襯底通過各自不同的半導體製造工藝製造。此時，可以將第一半導體襯底的製造工藝規則假設為比第二半導體襯底的製造工藝規則更微細的工藝。而且，第一半導體襯底的製造工藝規則在設計時可以是能夠使用的最微細的工藝。
根據本實施例，通過選擇在處理器的設計上最合適的即在邏輯電路的設計上最合適的工藝作為第一半導體襯底的製造工藝以及選擇在存儲器陣列的設計上最合適的工藝作為第二半導體襯底的製造工藝，能夠期待成品率提高、佔有面積降低以及與此相伴的低成本的效果。
本發明的另一個實施形式涉及運算處理裝置，其包括多個處理器和由多個處理器管理的多個存儲器。該實施形式的運算處理裝置根據用於製造它們的最合適的半導體製造工藝來分類多個處理器和多個存儲器，並且將被分類為相同半導體製造工藝的處理器和存儲器形成在相同的半導體襯底上。
根據該實施形式，通過考慮各自所要求的處理能力、成本、耗電等而按最合適的製造工藝分類處理器和存儲器，能夠最優化作為運算處理裝置整體的設計。
注意，上述結構部件等的任何任意組合或者重新配置都是有效的並由本發明覆蓋。
而且，本發明內容不是必須描述所有的必要特徵，使得本發明還可以是這些說明特徵的子組合。
現在僅僅通過例子並參考附圖來說明是示例性而非限制性的實施例，幾個附圖中，相同的元件用類似的標號，其中圖1是表示根據實施形式的運算處理裝置的構成的方框圖。
圖2是表示根據第一構成例的運算處理裝置的構成的示意圖。
圖3是表示根據第二構成例的運算處理裝置的構成的示意圖。
具體實施例方式
現在基於不是用於限制本發明範圍但示例本發明的優選實施例來說明本發明。實施例中說明的所有特徵和其組合對本發明並不一定是必要的。
下面，參考
根據本發明實施形式的運算處理裝置。各個附圖中所示的相同的或者同等的構成要素、部件、處理給出了相同的標記，並且適當省略重複的說明。
圖1是表示根據本實施形式的運算處理裝置1000的構成的方框圖。該運算處理裝置1000被安裝在個人計算機、工作站或者遊戲設備等上，執行各種運算處理，並將其結果保存在存儲器、硬碟或者其他記錄介質等上，或者輸出到監視器。在本實施形式中，作為一個例子，說明運算處理裝置1000是遊戲設備的情況。
運算處理裝置1000包括用於執行不同處理的多個處理器。作為一個例子，多個處理器包含作為主處理器的CPU 10以及作為協同處理器的I/O處理器12、圖形處理器14、聲音處理器16。運算處理裝置1000還包括通過各自的處理器管理的多個存儲器，即主存儲器20、I/O存儲器22、圖形存儲器24、聲音存儲器26。各個處理器和存儲器之間通過介入總線50連接。運算處理裝置1000還包括用於控制DVD驅動器等的設備控制器30以及未圖示的處理器。
CPU 10是用於執行通用運算處理的處理器。CPU 10例如可以通過包含多個子處理器而構成。主存儲器20是主要由CPU 10使用和管理的存儲器區域，例如由DRAM構成。主存儲器20可以通過DMA(直接存儲器存取)方式而不介入CPU 10來從其他處理器12、14、16等中進行存取。通過PIO(編程I/O)方式，CPU 10可以通過其他處理器12，14，16來管理主存儲器20的存取。
作為協同處理器而設置的I/O處理器12、圖形處理器14、聲音處理器16等是用於執行特定處理而設計的特定用途處理器。
I/O處理器12提供了與運算處理裝置1000的外部所連接的外部設備之間的輸入輸出接口以及管理通過內部總線的數據傳輸。例如，I/O處理器12提供了與USB(通用串行總線)和IEEE-1394等標準相對應的數據傳輸等。I/O存儲器22是由I/O處理器12使用管理的存儲器。
圖形處理器14是用於執行圖像處理的運算處理單元。例如，圖形處理器14執行多邊形的建模、陰影處理以及繪製等，並將靜止圖像或者動態圖像輸出到幀緩衝器。圖形存儲器24是由圖形處理器14使用和管理的存儲器區域，包含幀緩衝器以及CLUT(顏色查詢表)等。在高性能的圖形處理器14和圖形存儲器24之間可以通過介入高速專用總線連接。
聲音處理器16是用於執行與聲音相關的信號處理的處理器，聲音存儲器26是由聲音處理器16使用和管理的存儲器。
即，I/O存儲器22、圖形存儲器24、聲音存儲器26起作由多個特定用途處理器12、14、16管理的特定用途存儲器的功能。
在現有技術的構成中，各個處理器和存儲器一般被構成作為單獨的半導體晶片，並被配置在PCB(印刷電路板)上。即使將幾個電路塊集成，也只是將圖形存儲器24或者聲音存儲器26內置於圖形處理器14、聲音處理器16中作為eDRAM的程度，主處理器和協同處理器被構成在另外的半導體襯底上。
與此相反，在根據本實施形式的運算處理裝置1000中，將用於執行不同處理的多個處理器集成在第一半導體襯底上，同時，將由在第一半導體襯底上集成的多個處理器管理的多個存儲器整體地集成在第二半導體襯底上。下面，說明幾個構成例子。
(第一構成例)在第一構成例中，將CPU 10、I/O處理器12、圖形處理器14、聲音處理器16集成在一個半導體襯底上，將主存儲器20、I/O存儲器22、圖形存儲器24、聲音存儲器26一體集成在另一個半導體襯底上。圖2是表示根據第一構成例的運算處理裝置1000a的構成的示意圖。運算處理裝置1000a包含第一半導體襯底100、第二半導體襯底200。在第一半導體襯底100上一體集成了CPU 10、I/O處理器12、圖形處理器14、聲音處理器16，在第二半導體襯底200上一體集成了主存儲器20、I/O存儲器22、圖形存儲器24、聲音存儲器26。在第一半導體襯底100上還可以集成設備控制器30等。儘管實際上第一半導體襯底100和第二半導體襯底200的面積不同的情況很多，但在圖2中，為了附圖的簡單，它們被表示作為相同程度的面積。
第一半導體襯底100上集成的多個處理器10、12、14、16包括存儲器控制器(未圖示)，用於控制各自單獨地集成在第二半導體襯底200上的成為管理對象的存儲器20、22、24、26。即，在第一半導體襯底100和第二半導體襯底200之間，至少通過介入在各個處理器和各個存儲器之間的信號線而連接。在圖2的例子中，通過介入CPU 10和主存儲器20、I/O處理器12和I/O存儲器22、圖形處理器14和圖形存儲器24、聲音處理器16和聲音存儲器26的至少4個系統的信號線來連接。
在本實施形式中，將微凸點設置在第一半導體襯底100和第二半導體襯底200的表面上，將第一半導體襯底100和第二半導體襯底200在厚度方向上層疊，在處理器和存儲器之間通過介入微凸點而連接。在這種情況下，在第一半導體襯底100上集成的各個塊的配置可以根據其佔有面積、發熱量、連接它們的總線50的布置效率的觀點等來確定。第二半導體襯底200上集成的存儲器的配置可以根據與第一半導體襯底100之間的連接模式來確定。即，如圖2所示，優選地，配置多個處理器10、12、14、16和成為各自管理對象的多個存儲器20、22、24、26，使得在至少一部分上投影相互重疊。通過這種配置，能夠極力地縮短用於連接在第一半導體襯底100和第二半導體襯底200上敷設的處理器和存儲器的布線的長度。
第一半導體襯底100和第二半導體襯底200通過不同的半導體製造工藝製造。例如，第一半導體襯底100為了集成處理器，通過用於形成邏輯的最佳的半導體製造工藝來製造。如在本實施形式中，在為高性能的遊戲設備所使用的處理器的情況下，可以使用在設計時能夠使用的最微細的工藝。例如，第一半導體襯底100通過90nm製造工藝設計和製造。
第二半導體襯底200通過用於形成DRAM的最合適的半導體製造工藝來設計和製造。依賴於DRAM的容量，存在不需要最尖端的工藝的情況。在這種情況下可以將第二半導體襯底200的半導體製造工藝作為比第一半導體襯底100的半導體製造工藝粗的前代工藝，例如為0.1μm或者0.13μm等。
如上述，通過選擇在處理器的設計上最合適的即在邏輯電路的設計上最合適的工藝作為第一半導體襯底的製造工藝以及選擇在存儲器陣列的設計上最合適的工藝作為第二半導體襯底的製造工藝，能夠期待成品率提高、佔有面積降低以及與此相伴的低成本的效果。即使第一半導體襯底100和第二半導體襯底200的半導體製造工藝的規則(rule)是相同的情況，由於不需要使用DRAM混裝工藝以及由於能夠減少第一半導體襯底100和第二半導體襯底200各自的掩模(mask)的數量，因此能夠實現低成本化。
根據第一構成例，如上述，由於將處理器和存儲器分別分離形成在第一半導體襯底100和第二半導體襯底200上，因此能夠選擇各自的最合適的半導體製造工藝。由於多個處理器10，12，14，16和由各自處理器管理的存儲器20，22，24，26通過介入微凸點而連接，因此不需要在第一半導體襯底100和第二半導體襯底200上構成現有技術必需的輸入輸出緩衝器。其結果，能夠去掉未圖示的起延遲元件的功能的輸入輸出緩衝器，並且與現有技術相比，能夠提高處理能力。由於通過介入微凸點的連接使現有技術的在PCB上敷設的布線引起的延遲也縮短，因此更能夠提高處理能力。由於通過去掉輸入輸出緩衝器還減少了電路面積，因此對低成本化也產生貢獻。
(第二構成例)圖3是表示根據第二構成例的運算處理裝置1000b的構成的示意圖。下面，說明與第一構成例的不同點。在圖3的運算處理裝置1000b中，圖形處理器14和圖形存儲器24沒有被分別集成在第一半導體襯底100和第二半導體襯底200上。即，在第一半導體襯底100上集成了CPU 10和除用於執行圖像處理的圖形處理器14之外的特定用途處理器即I/O處理器12和聲音處理器16。在第二半導體襯底200上集成了由CPU 10管理的主存儲器20，以及由圖形處理器14之外的特定用途處理器即由I/O處理器12、聲音處理器16管理的特定用途存儲器，即I/O存儲器22和聲音存儲器26。
圖形處理器14和圖形存儲器24被集成在第一半導體襯底100和第二半導體襯底200外部的另外的半導體襯底上。與在其他處理器和存儲器之間相比，在圖形存儲器24和圖形處理器14之間需要用更寬的帶寬來連接。因此，在兩者的連接上存在要求更寬的總線寬度的情況。在這種情況下，如第二構成例，希望將圖形處理器14和圖形存儲器24與第一半導體襯底100和第二半導體襯底200分離構成。
圖形存儲器24可以構成為與圖形處理器14分離。或者，圖形存儲器24可以構成作為eDRAM，與圖形處理器14一起被一體集成在第三半導體襯底上。
第一半導體襯底100和第二半導體襯底200與第一構成例同樣通過微凸點連接。圖形處理器14可以通過微凸點或者通過PCB與第一半導體襯底100和第二半導體襯底200連接。
如第二構成例，通過將圖形處理器14形成在不是第一半導體襯底100和第二半導體襯底200的其他半導體襯底上，能夠獲得以下效果。第一，能夠將在第一半導體襯底100上集成的CPU 10與I/O處理器12、聲音處理器16之間的總線內置於半導體襯底內，從而能夠實現穩定的信號處理。第二，通過將圖形處理器14和圖形存儲器24作為另外的晶片而設計在第一和第二半導體襯底之外，可進行處理能力優先的設計。在這種情況下，也能夠使圖形處理器14的半導體製造工藝與第一半導體襯底100的製造工藝不同。第三，能夠獨立地進行CPU 10的開發和圖形存儲器24的開發。如近年來那樣，由於在高性能化的處理器設計上要求大量的時間和成本，因此通過將CPU 10和圖形處理器14作為其他的晶片來設計，能夠提高開發效率。
(第三構成例)第一構成例能夠根據處理器和存儲器之類的電路功能的觀點來解釋分為第一半導體襯底100和第二半導體襯底200的結構。在第三構成例中，使圖1的各個要素即多個處理器和由多個處理器管理的多個存儲器與電路塊的功能沒有關係，而根據用於製造它們的最合適的半導體製造工藝來分類，並將被分類為相同的半導體製造工藝的構成要素形成在相同的半導體襯底上。這裡所謂的「最合適的工藝」，是指通過綜合判斷各個構成要素所要求的處理能力、成本、耗電等而決定的工藝。
即使在按照第三構成例的設計思想的情況下，與第一、第二構成例同樣，也存在處理器之間、存儲器之間分類的情況，但還假定成為不同結果的情況。例如，假定這種情況對於CPU 10和圖形存儲器24，要求高的處理能力和低耗電，與此相反，對於I/O處理器12和聲音處理器16，不要求那麼高的處理能力。在這種情況下，將CPU 10、圖形處理器24通過用最尖端的半導體製造工藝製造並一體集成，而I/O處理器12、聲音處理器16用比它粗的半導體製造工藝來集成。
在DRAM混裝工藝的成本在將來降低的情況下或者在開發了作為邏輯或存儲器件的新器件的情況下，期望邏輯器和存儲器用相同的半導體製造工藝來製造。在這種情況下，邏輯器和存儲器被形成在相同的基板上。
如上述，在第三構成例中，由於根據半導體製造工藝的觀點將電路塊分類而集成，因此能夠將運算處理裝置整體的設計最優化。
儘管結合實施形式說明了本發明，但是，應當理解，這些實施形式僅僅表示本發明的原理和應用。在不脫離權利要求規定的本發明思想的範圍內，對於這些實施形式，多個變形例和配置的變更顯然是可以的。
例如，儘管在第一和第二構成例中說明了在第一半導體襯底100和第二半導體襯底200上設置微凸點並在襯底厚度方向上層疊的情況，但是不局限於此。例如，可以在第一半導體襯底100和第二半導體襯底200的表面上設置微凸點並通過介入矽中間體進行連接。或者，可以將第一半導體襯底100和第二半導體襯底200安裝在PCB上並通過PCB上敷設的信號線進行連接。
在這種情況下，希望配置第一半導體襯底100內的處理器和第二半導體襯底200內的存儲器，使得在矽中間體上敷設的用於連接處理器和存儲器的布線的長度變短。此時，可以優先配置要求較大總線寬度的存儲器。在本實施形式中，在並列配置第一半導體襯底100和第二半導體襯底200時，配置圖形存儲器24的位置，使得與圖形處理器14最近。然後，確定主存儲器20的位置，使得與CPU 10靠近。
在實施形式中，儘管沒有圖示A/D變換器和D/A變換器等的模擬電路，但是，這些電路可以另外集成在不是第一半導體襯底100和第二半導體襯底200的半導體襯底上。對於模擬電路，由於使用微細工藝產生的電路的縮小效果小，因此通過集成在與第一半導體襯底100和第二半導體襯底200不同的襯底上，能夠獲得低成本。
儘管本發明的優選實施例已經使用特定術語進行了說明，但是這種說明僅僅是用於說明目的，應當理解，在不脫離所附權利要求的精神或者範圍的情況下，可以進行改進和變更。
權利要求
1.一種運算處理裝置，其特徵在於，包括第一半導體襯底，其上一體集成了用於執行不同處理的多個處理器；和第二半導體襯底，其上一體集成了由在所述第一半導體襯底上集成的所述多個處理器管理的多個存儲器，在所述第一半導體襯底上集成的所述多個處理器包含存儲器控制器，用於控制各自單獨地集成在所述第二半導體襯底上的成為管理對象的存儲器。
2.根據權利要求1記載的運算處理裝置，其特徵在於，通過不同的半導體製造工藝製造所述第一、第二半導體襯底，並將微凸點形成在各自的表面上，同時，將所述第一、第二半導體襯底在厚度方向上層疊，並通過所述微凸點而連接。
3.根據權利要求2記載的運算處理裝置，其特徵在於，配置所述多個處理器和成為各自的管理對象的所述多個存儲器，使得相互的投影在至少一部分上重疊。
4.一種運算處理裝置，其特徵在於，包括用於執行通用處理的運算處理器；由所述運算處理器管理的存儲器；為了執行特定處理而設計的多個特定用途處理器；以及由所述多個特定用途處理器管理的特定用途存儲器，將所述運算處理器和除了用於執行圖像處理的圖像處理用處理器之外的特定用途處理器一體集成在第一半導體襯底上，將由所述運算處理器管理的存儲器和由所述圖像處理用處理器以外的特定用途處理器管理的所述特定用途存儲器一體集成在第二半導體襯底上。
5.根據權利要求4記載的運算處理裝置，其特徵在於，將所述多個特定用途處理器中的所述圖像處理用處理器和所述特定用途存儲器中的由所述圖像處理用處理器管理的存儲器一體集成在第三半導體襯底上。
6.根據權利要求4記載的運算處理裝置，其特徵在於，將所述第一、第二半導體襯底通過各自不同的半導體製造工藝製造。
7.一種運算處理裝置，是包括多個處理器和由所述多個處理器管理的多個存儲器的運算處理裝置，其特徵在於，根據用於製造它們的最合適的半導體製造工藝來分類所述多個處理器和所述多個存儲器，並且將被分類為相同半導體製造工藝的處理器和存儲器形成在相同的半導體襯底上。
全文摘要
運算處理裝置中，在第一半導體襯底(100)上一體地集成了執行不同處理的多個處理器(10、12、14、16)。在第二半導體襯底(200)上一體地集成了由第一半導體襯底(100)上集成的多個處理器(10、12、14、16)管理的多個存儲器(20、22、24、26)。第一半導體襯底(100)上集成的多個處理器(10、12、14、16)包括存儲器控制器，用於控制分別單獨地集成在第二半導體襯底(200)上的成為管理對象的存儲器(20、22、24、26)。通過不同的半導體製造工藝製造半導體襯底(100、200)，並在各自的表面上形成微凸點，同時在半導體襯底的厚度方向上層疊，並通過微凸點而連接。
文檔編號G06F15/76GK101047169SQ20071008786
公開日2007年10月3日 申請日期2007年3月21日 優先權日2006年3月28日
發明者廣井聰幸, 菅原彰彥 申請人:索尼計算機娛樂公司