一種處理晶片復位的方法及電路的製作方法
2023-06-22 02:20:21 3
專利名稱：一種處理晶片復位的方法及電路的製作方法
技術領域：
本發明涉及微電子設計，尤其是一種數字集成電路設計中處理晶片復位的方法及電路。
背景技術：
在數字集成電路晶片中，為保證晶片的正常工作，復位電路是不可或缺的部分。隨著晶片規模的不斷增大，復位電路的結構以及它與其它電路的接入方式也越來越複雜。尤其是在超大規模的集成電路晶片中，一般會有多個時鐘域，各個時鐘域都會有各自的同步復位信號；另外，晶片還會提供異步復位埠，以起到全局復位的作用。由於復位電路對整個晶片是否正常工作至關重要，因此它的實現必須結構簡單，並且可靠性高。
現有的晶片復位技術，一般是將晶片異步復位信號連接到各時鐘域觸發單元的異步清零端，並同時將各時鐘域的同步復位信號連接到本時鐘域觸發單元的同步清零端，以實現觸發器的異步和同步清零(復位)。
如圖1所示為現有復位電路的一個連結示意圖，包括兩個D觸發器A、B，其中，系統時鐘Sys_clk分別接D觸發器A、B的數字輸入端D，異步復位信號Async_rst接入D觸發器A、B的異步清零端R，同步復位信號Sync_rst接入D觸發器A、B的同步清零端SC。這種設計的缺陷在於首先，晶片內所有觸發器的異步清零端R和同步清零端SC都接入了復位信號，導致信號復位信號布線複雜，佔用面積大，增大功耗，延長了對電路設計的開發時間；其次，超大規模數字集成電路因為時鐘頻率高，一般都採用同步設計，因此要求復位信號的失效(退出復位狀態或復位的「跳出」)是同步的，這樣才能保證復位之後所有寄存器都處於穩定的初始狀態。而應用先有的復位電路，將異步復位信號直接接寄存器(由若干觸發單元組成)的異步清零端，其退出復位狀態是異步的，從而導致各寄存器的初始狀態不確定，甚至會導致晶片不能正常工作。如圖2所示為圖1中接入兩觸發器A、B的復位信號時序圖以及Q端輸出的時序圖，如圖所示，復位信號到觸發器A的異步復位端R的延時與到寄存器B的異步復位端R的延時是不一致的，如果這一延時相差比較大，就會導致復位信號相對於時鐘信號的位置發生偏差一個復位信號在時鐘上升沿到來之前，而另一個復位信號在時鐘上升沿到來之後，這就很有可能導致晶片的初始狀態不穩定，並無法保證同一時鐘域內的所有寄存器在同一周期內退出復位狀態，並且復位信號的變化沿相對時鐘有效沿有足夠大的距離。
現有技術中，也有為解決復位狀態不能同時跳出的嘗試，例如增加延時緩衝器對復位信號進行延時補償，但其雖然解決了復位信號「同步跳出」的問題，但同時因為增加了較多的硬體單元而增加了電路設計的複雜度、功耗及晶片面積。
發明內容
本發明的目的，在於解決現有復位方式中的上述技術問題，從而提供了一種用於處理晶片復位的方法。
一種用於處理晶片復位的方法，包括從外部輸入一系統時鐘信號、一異步復位信號以及一同步復位信號的步驟，其特徵在於，該方法還包括復位步驟，包括1)使所述外部輸入的異步復位信號有效的步驟；2)利用一觸發單元輸出有效的內部異步復位信號的步驟；3)利用上述輸出的有效的內部異步復位信號與一外部所述同步復位信號觸發生成的內部同步復位信號進行一第一組合邏輯操作生成一組合復位信號的步驟；復位狀態跳出步驟，包括1)使所述外部輸入的異步復位信號失效的步驟；2)當所述時鐘信號產生有效的觸發沿時，利用所述觸發單元輸出上述失效的內部異步復位信號的步驟；3)利用上述輸出的失效的內部異步復位信號與所述內部同步復位信號進行所述第一組合邏輯操作生成所述組合復位信號，並跳出復位狀態的步驟。
上述內部同步復位信號與所述內部異步復位信號進行所述第一邏輯組合操作後，生成的所述組合復位信號接入所述晶片後續寄存器的異步復位端。
上述第一組合邏輯操作為當所述內部異步復位信號或所述內部同步復位信號有效從而進入復位狀態時，也令所述組合復位信號進入復位狀態的組合邏輯操作步驟。
上述第一組合邏輯操作為當所述內部異步復位信號和所述內部同步復位信號跳出復位狀態時，也令所述組合復位信號跳出復位狀態的組合邏輯操作步驟。
本發明還提供了一種與上述方法相對應的用於處理晶片復位的電路，該電路包括用於觸發一異步復位信號的第一觸發單元，包括時鐘埠、數字輸入埠、異步復位埠以及輸出埠；用於觸發一同步復位信號的第二觸發單元，包括時鐘埠，數字輸入埠、異步復位埠以及輸出埠；一組合邏輯單元，包括數個輸入埠以及一輸出埠；其中所述第一觸發單元的輸出埠與所述第二觸發單元的異步復位埠相連接，並且所述第一觸發單元的輸出埠與所述第二觸發單元的輸出埠與所述組合邏輯單元的輸入埠相連接。
所述第一觸發單元的輸出埠或所述第二觸發單元的輸出埠的輸出有效時，經過所述組合邏輯單元後，其輸出也有效。所述第一觸發單元的輸出埠或所述第二觸發單元的輸出埠的輸出無效時，經過所述組合邏輯單元後，其輸出也無效。
作為上述電路的一種實施方式，所述組合邏輯單元包括一與門，所述第一觸發單元的輸出埠與所述第二觸發單元的輸出埠分別與該與門的兩個輸入端相連接。
作為上述電路的另一種實施方式，所述組合邏輯單元包括一與門以及一非門，所述非門的輸出端與所述與門的一個輸入端相連接，所述第一觸發單元的輸出埠與所述與門的另一個輸入端相連接，所述第二觸發單元的輸出埠與所述非門的輸入端相連接。
上述組合邏輯的輸出端可接入晶片的寄存單元，以對各寄存單元進行統一的復位以及跳出復位狀態的操作。
使用上述復位方法以及電路進行晶片設計，可將同步復位和異步復位整合為一個統一的復位信號，並應用於晶片的其他觸發器中，從而極大簡化了復位信號的布線，而且面積小，功耗低；另外，由於採用上述設計，可保證同一時鐘域內所有寄存器在同一個時鐘周期內推出復位狀態，充分確保了晶片工作的穩定性。
圖1是現有的一種復位電路的原理圖；圖2是圖1中各信號的時序圖；圖3是本發明的復位電路的模塊圖；圖4是本發明的復位電路的一個實施例的電路原理圖；圖5是圖4中各信號的時序圖；圖6是本發明的復位電路的另一個實施例的電路原理圖；圖7是本發明的復位電路的再一個實施例的電路原理圖。
具體實施例方式
下面結合附圖和實施例，對本發明的用於晶片復位的方法和電路作詳細的說明。
如圖3所示是本發明復位電路的模塊圖，如圖所示，該電路包括用於觸發一異步復位信號的第一觸發單元100，包括時鐘埠102、數字輸入埠104、異步復位埠106以及輸出埠108；用於觸發一同步復位信號的第二觸發單元200，包括時鐘埠202，數字輸入埠204、異步復位埠206以及輸出埠208；一組合邏輯單元300，包括數個輸入埠302、304以及一輸出埠306；其中所述第一觸發單元100的輸出埠108與所述第二觸發單元200的異步復位埠206相連接，並且所述第一觸發單元100的輸出埠108與所述第二觸發單元200的輸出埠208與所述組合邏輯單元的輸入埠302、304相連接。組合邏輯的輸出埠306與晶片內部的其他寄存器相連接，用於進行復位或跳出復位狀態的操作。另外，一系統時鐘信號分別接入所述第一觸發單元100的時鐘輸入埠102以及第二觸發單元200的時鐘輸出埠104，用於為它們提供系統時鐘信號。
具體地，當進行復位操作時，第一觸發單元100的異步復位埠106接入外部異步復位信號，並令該外部異步復位信號有效，此時，觸發單元100的輸出埠108輸出有效的復位信號，同時，第二觸發單元200的數字輸入埠204接入一外部同步復位信號，然後其輸出埠208輸出的有效的同步復位信號與觸發單元100的輸出埠108輸出的有效的復位信號進行組合邏輯，從而生成一組合復位信號。該組合邏輯單元300確保當有效的同步復位信號或異步復位信號有效時，其輸出埠306的輸出信號也有效。
相應的，當復位狀態跳出時，首先使所述外部的異步復位信號失效，當所述時鐘信號有效時，利用所述第一觸發單元100輸出失效的異步復位信號；然後再與所述輸出埠108輸出的同步復位信號進行所述組合邏輯操作，該組合邏輯單元300確保當無效的同步復位信號或異步復位信號無效時，其輸出埠306的輸出信號也無效，從而跳出復位狀態。
下面結合具體的實施例，更詳細描述本發明的時鐘復位電路的各個優選方式，以及它們進行復位或復位狀態跳出操作的原理以及步驟。
如圖4所示為本發明的復位電路的第一個實施例，如圖所示，該電路包括觸發器DFF1以及DFF2，本實施例中，DFF1、DFF2均為D觸發器，該電路還包括一與門AND2，其中觸發器DFF1的時鐘輸入埠連接系統時鐘Sys_clk，數據輸入埠D連接常為高電平的電源Vcc(如圖中A點所示)，異步復位端R為低電平有效，連接到晶片異步復位信號Reset(如圖中B點所示)，輸出端Q即可得到一個同步到Sys_clk時鐘域的復位信號Async_rst；觸發器DFF2的數據輸入埠連接到外部同步復位信號Sync_in，外部同步復位信號Sync_in由時鐘域同步復位產生條件組合產生，本實施例中，其低電平有效，DFF2的異步復位埠R連接上述異步復位信號Async_rst，並輸出一同步復位信號Sync_rst，該同步復位信號Sync_rst與異步復位信號Async_rst連接到與門AND2的輸入端相「與」後，得到組合復位信號Sys_rst，該組合復位信號Sys_rst可連接入該時鐘域所有寄存器(觸發器)的異步復位端，即可同時實現異步和同步復位。
如圖5所示為採用本實施例電路的時序圖。結合圖4，異步復位信號Reset低電平有效，Reset拉低(有效)後，Async_rst也隨之變低(①，異步復位(清零))，Reset拉高后(跳出復位狀態)，Async_rst等到時鐘Sys_clk的上升沿到來後才變高(②，同步置「1」(跳出復位狀態))。
如圖6所示為本發明的復位電路的另一個實施例的原理圖，其與圖4中的實施例大致相同，不同之處在於，所述同步復位信號Sync_rst為高電平有效的信號，此時，可以如圖5所示，將Sync_rst經過非門INV取反後，再和異步復位信號Async_rst進行相「與」的組合邏輯操作，從而得到低電平有效的組合復位信號Sys_rst，組合復位信號Sys_rst可連接到該時鐘域的所有觸發器的異步復位(清零)端，以實現異步和同步復位。
如圖7所示為本發明的復位電路的再一個實施例的電路原理圖，如圖所示，該電路包括兩個D觸發器DFF1、DFF2，以及兩個與門AND2，其中，一異步復位信號Reset接入D觸發器DFF1的數據輸入埠，該復位信號Reset並與DFF1的輸出埠進行「與」邏輯操作，輸出一異步復位信號Async_rst，一外部同步復位信號Sync_in與觸發器DFF2的數據輸入埠相連接，異步復位信號Async_rst接入DFF2的異步復位埠，並且DFF2的數據輸出埠與異步復位信號Async_rst通過一與門AND2相「與」後，由該與門AND2的輸出端輸出組合復位信號Sys_rst。
與上述兩實施例的復位方式相似，利用本實施例的復位電路，當進入復位狀態時，首先將Reset信號拉低進入復位狀態，通過圖中E位置與非門將Async_rst信號也拉低(如圖4①所示)，然後Async_rst信號通過圖中F位置的與非門將Sys_rst信號拉低(如圖4③所示，異步清零)，而Sys_rst信號與晶片內sys_clk時鐘域所有寄存器的清零端相連，從而使所有寄存器處於復位狀態。當晶片跳出復位狀態時，復位狀態的跳出首先從Reset信號拉高開始，由於E位置與非門的另一端所的接DFF1的Q端仍然為低，所以Aysnc_rst信號暫時還不會被拉高，直到下一個sys_clk的上升沿，DFF1由於採樣到Reset信號為高從而將Q端也置高，這樣位於圖中E位置的與非門的輸出Async_rst信號才將變高(如圖4②所示)，然後傳遞該F位置的與非門，從而將復位信號Sys_rst拉高(如圖4④所示，同步跳出)，系統跳出復位狀態。
綜上所述，利用本發明的用於處理晶片復位的方法和電路，可產生下述有益效果1、本發明將同步和異步復位整合為一個統一的復位信號，晶片內所有觸發器都使用該信號作為異步復位信號，極大簡化了復位信號的布線，而且面積小，功耗低，試驗表明，採用該電路，可以將晶片面積縮小5％左右。
2、本發明即實現了異步復位，又實現了同步退出復位狀態，使得復位後所有觸發器都處於穩定的初始狀態，從而保證了同步電路的正常初始化。
3、本發明有利於晶片設計中布局布線的時序約束。其保證了同一時鐘域內的所有寄存器在同一時鐘周期內退出復位狀態，且復位信號的變化沿相對時鐘有效沿的距離足夠大，因此，在晶片設計中，可縮短後端布局布線的時間，從而縮短了開發周期。
權利要求
1.一種用於處理晶片復位的方法，包括從外部輸入一系統時鐘信號、一異步復位信號以及一同步復位信號的步驟，其特徵在於，該方法還包括復位步驟，包括1)使所述外部輸入的異步復位信號有效的步驟；2)利用一觸發單元輸出有效的內部異步復位信號的步驟；3)利用上述輸出的有效的內部異步復位信號與一外部所述同步復位信號觸發生成的內部同步復位信號進行一第一組合邏輯操作生成一組合復位信號的步驟；復位狀態跳出步驟，包括1)使所述外部輸入的異步復位信號失效的步驟；2)當所述時鐘信號產生有效的觸發沿時，利用所述觸發單元輸出上述失效的內部異步復位信號的步驟；3)利用上述輸出的失效的內部異步復位信號與所述內部同步復位信號進行所述第一組合邏輯操作生成所述組合復位信號，並跳出復位狀態的步驟。
2.如權利要求1所述的用於處理晶片復位的方法，其特徵在於，所述觸發單元為一D觸發器。
3.如權利要求2所述的用於處理晶片復位的方法，其特徵在於，所述外部輸入的有效異步復位信號通過接入所述D觸發器的異步復位埠輸出有效的內部異步復位信號。
4.如權利要求2所述的用於處理晶片復位的方法，其特徵在於，所述外部輸入的有效異步復位信號通過接入所述D觸發器的數字輸入埠，並使輸出的信號與該異步復位信號進行一第二邏輯操作，從而輸出有效的復位信號。
5.如權利要求1所述的用於處理晶片復位的方法，其特徵在於，所述外部輸入的同步復位信號通過接入一第二觸發單元的數字輸入埠，並利用其輸出產生所述內部同步復位信號與所述有效的內部異步復位信號進行所述第一組合邏輯操作。
6.如權利要求5所述的用於處理晶片復位的方法，其特徵在於，所述有效的內部異步復位信號接入所述第二觸發單元的異步復位埠。
7.如權利要求1所述的處理晶片復位的方法，其特徵在於，所述內部同步復位信號與所述內部異步復位信號進行所述第一邏輯組合操作後，生成的所述組合復位信號接入所述晶片後續寄存器的異步復位端。
8.如權利要求7所述的處理晶片復位的方法，其特徵在於，所述第一組合邏輯操作為當所述內部異步復位信號或所述內部同步復位信號有效從而進入復位狀態時，令所述組合復位信號進入復位狀態；當所述內部異步復位信號和所述內部同步復位信號跳出復位狀態時，令所述組合復位信號跳出復位狀態的組合邏輯操作步驟。
9.一種用於處理晶片復位的電路，其特徵在於，該電路包括用於觸發一異步復位信號的第一觸發單元，包括時鐘埠、數字輸入埠、異步復位埠以及輸出埠；用於觸發一同步復位信號的第二觸發單元，包括時鐘埠，數字輸入埠、異步復位埠以及輸出埠；一邏輯組合單元，包括數個輸入埠以及一輸出埠；其中所述第一觸發單元的輸出埠與所述第二觸發單元的異步復位埠相連接，並且所述第一觸發單元的輸出埠與所述第二觸發單元的輸出埠與所述邏輯組合單元的輸入埠相連接。
10.如權利要求9所述的用於處理晶片復位的電路，其特徵在於，所述第一觸發單元的輸出埠或所述第二觸發單元的輸出埠的輸出有效時，經過所述組合邏輯單元後，其輸出也有效；當所述第一觸發單元的輸出埠或所述第二觸發單元的輸出埠的輸出無效時，經過所述組合邏輯單元後，其輸出也無效。
11.如權利要求9所述的用於處理晶片復位的電路，其特徵在於，所述邏輯組合單元的輸出端接入該晶片的其他後續寄存單元的異步復位端。
12.如權利要求9所述的用於處理晶片復位的電路，其特徵在於，所述異步復位信號與所述第一觸發單元的異步復位埠相連接，一高電平與所述第一觸發單元的數字輸入埠相連接。所述同步復位信號與所述第二觸發單元的數字輸入埠相連接。
13.如權利要求9所述的用於處理晶片復位的電路，其特徵在於，所述異步復位信號與所述第一觸發單元的數字輸入埠相連接，所述第一觸發單元的異步復位埠置空，並且，所述異步復位信號與所述第一觸發單元的輸出埠進行邏輯操作後，再接入所述第二觸發單元的異步復位埠，並與所述第二觸發單元的觸發埠與所述邏輯組合單元的輸入埠相連接。
全文摘要
本發明公開了一種處理晶片復位的方法及電路，該電路包括用於觸發一異步復位信號的第一觸發單元、用於觸發一同步復位信號的第二觸發單元以及一邏輯組合單元，所述第一觸發單元的輸出埠與所述第二觸發單元的異步復位埠相連接，並且所述第一觸發單元的輸出埠與所述第二觸發單元的輸出埠與所述邏輯組合單元的輸入埠相連接。輸入的異步復位信號和同步復位信號經過該電路組合後，連接到系統時鐘域所有觸發器的異步端。本發明可實現異步的復位和同步的跳出復位狀態。
文檔編號G06F1/24GK1932718SQ20061011714
公開日2007年3月21日 申請日期2006年10月13日 優先權日2006年10月13日
發明者陳軍霞, 姚煒, 廖水清 申請人:啟攀微電子(上海)有限公司