一種低功耗相變存儲器及其寫操作方法

2023-06-22 15:09:36

專利名稱：一種低功耗相變存儲器及其寫操作方法
技術領域：
本發明涉及相變存儲器(Phase Change Memory, PCM)技術領域，具體涉及一種帶比較電路模塊的相變存儲器及其寫操作方法。
背景技術：
存儲器在半導體市場中佔有重要的地位，由於可攜式電子設備的不斷普及，不揮發存儲器在整個存儲器市場中的份額也越來越大，其中90%以上的不揮發存儲器份額被 FLASH佔據。但是由於存儲電荷的要求，FLASH不能隨技術代發展無限制拓展，有報導預測 FLASH技術的極限在32nm左右，這就迫使人們尋找性能更為優越的下一代不揮發存儲器。相變存儲器(Phase Change Memory, PCM)作為一種新興的不揮發存儲器，在讀寫速度快、讀寫次數、數據保持時間、單元面積、多值存儲器以及易比例縮小(kaling-dowm) 具有極大的優勢，相變存儲技術的不斷進步使之成為未來不揮發存儲技術市場主流產品最有力的競爭者之一。相變存儲器一般採用硫族化合物材料，如Ge-Se-Te (簡稱GST)，在電等能量的作用下可以實現非晶態和多晶態之間轉換。晶態和非晶態有著不同的電學特性，晶態的電阻率遠遠小於非晶態電阻率，從而可用於信息1或者0的存儲。由晶態(低阻態) 向非晶態(高阻態)轉變稱為復位操作(Reset)，由非晶態(高阻態)向晶態(低阻態)轉變稱為置位操作。圖1所示為相變存儲器的編程操作、讀操作信號示意圖。如圖1所示，其中，其脈衝信號為電流脈衝或者電壓脈衝，11為Reset操作脈衝，12為Set操作脈衝，13為讀操作脈衝。寫操作Reset過程中，施加高而短的Reset操作脈衝11，相變存儲器從低阻向高阻轉換，實現寫「0」的過程，稱之為「復位寫操作」;寫操作Set過程中，施加相對低而長的kt 操作脈衝12，相變存儲器從高阻向低阻轉換，實現寫「1」的過程，稱之為「置位寫操作」。為避免讀操作的引起誤寫操作、以及由於相變存儲器的高阻與低阻之比一般大於IO3次方，讀操作脈衝13的高度一般大大小於寫操作脈衝(11和12)高度。因此，相比存儲器的操作過程中，功耗主要集中於寫操作過程，特別是在Reset操作過程。圖2所示為現有技術的相變存儲器的結構示意框圖。如圖2所示，相變存儲器100 包括相變存儲單元陣列110、行解碼器120、列解碼器130、寫驅動模塊140、讀電路模塊150， 其中，從地址鎖存器(圖中未示意給出)中輸出的行地址輸入至行解碼器120，從地址鎖存器中輸出的列地址輸入至列解碼器130，寫驅動模塊140輸入控制信號至列解碼器130，讀電路模塊150用於讀出存儲單元陣列中的數據。圖3所示為圖2的部分相變存儲單元陣列結構示意圖。如圖3所示，示意性地給出了兩行三列相變存儲單元，該相變存儲單元陣列包括相比存儲單元111、112、113、114、 115、116。結合圖2和圖3所示，對該相變存儲100的寫操作過程作基本說明。首先，通過地址鎖存器輸入行地址至行解碼器120，從而選中存儲單元陣列中的某行，以選中圖3所示的WLi行為例，該行的所有存儲單元111、112、113中的選通管都導通。其次，通過從寫驅動模塊140中輸入寫信號，然後通過列解碼器把寫信號施加在每條位線的相變存儲單元上，例如，圖3中的所有位線BLi-l、Bli、BLi+l上均施加寫信號，字線WLi上的所有相變存儲單元111、112、113都同時實現寫「0」或寫「1」操作。讀操作過程中，通過通過地址鎖存器分別輸入行地址、列地址至行解碼器120、列解碼器130，選中相比存儲單元陣列110中的某個相變存儲單元；然後讀電路模塊通過列解碼器施加讀信號於某條位線上，讀出某個相變存儲單元的數據。綜上所述，相變存儲器的寫操作過程是整行操作的，而讀操作過程是逐個單元操作的。這樣存在的相變存儲器的缺點是需要寫的行中不管相變存儲單元的存儲的數據是否與寫入的數據相同，都需要進行寫操作，從而存在冗餘寫操作的可能，例如，對相變存儲單元111、112、113寫「0」時，如果相變存儲單112、113原來存儲的數據就是「0」，那麼對相變存儲單112、113的寫「0」操作就是冗餘操作。寫操作是相變存儲器操作的功耗的主要部分，冗餘操作將大大浪費相變存儲器的功耗。因此，圖2所示的相變存儲器具有相對功耗過高的缺點。

發明內容
本發明要解決的技術問題是，解決相變存儲器中的冗餘寫操作帶來的功耗過高的問題。為解決上述技術問題，本發明提供的相變存儲器包括相變存儲單元陣列、列解碼器、行解碼器，寫驅動模塊、讀電路模塊，輸入列地址至列解碼器實現相變存儲單元陣列的列選中，輸入行地址至行解碼器實現相變存儲單元陣列的行選中；還包括鎖存器、以及用於控制寫驅動信號是否輸入至列解碼器的比較電路模塊；讀電路模塊的讀出的數據信號通過鎖存器存儲並輸入至比較電路模塊，寫數據信號同時輸入至寫驅動模塊和比較電路模塊。作為其中一個實施例，其中，所述比較電路模塊包括異或門和NMOS管，所述寫數據信號輸入至異或門的第一端，所述鎖存器輸出信號至異或門的第二端，所述NMOS管串聯置於寫驅動模塊和列解碼器之間，異或門的輸出端連接NMOS管的柵極。作為又一個實施例，其中，所述比較電路模塊包括同或門和PMOS管，所述寫數據信號輸入至同或門的第一端，所述鎖存器輸出信號至同或門的第二端，所述PMOS管串聯置於寫驅動模塊和列解碼器之間，異或門的輸出端連接PMOS管的柵極。根據本發明提供的相變存儲器，其中，所述相變存儲器還包括用於輸出行地址和列地址的地址鎖存器。所述相變存儲器還包括用於控制行解碼器、列解碼器、寫驅動模塊、 讀電路模塊、鎖存器之間的時序關係的邏輯控制模塊。本發明同時提供該相變存儲器的寫操作方法，包括以下步驟(1)分別輸入行地址、列地址至行解碼器和列解碼器；(2)通過讀電路模塊讀出當前地址選中的相變存儲單元陣列的存儲單元的數據；(3)讀電路模塊讀出的數據輸出並存儲至鎖存器；(4)要求寫入的數據信號同時輸入至比較電路模塊和寫驅動模塊；(5)通過比較電路模塊，判斷要求寫入的數據信號與鎖存器的數據信號是否相同； 如果判斷為「是」，寫驅動模塊輸出的寫信號傳輸至列解碼；如果判斷為「否」，寫驅動模塊輸出的寫信號不傳輸至列解碼。根據本發明提供的寫操作方法，其中，步驟(5)中，所述比較電路模塊包括NMOS 管和異或門；如果要求寫入的數據信號與鎖存器的數據信號相同，則代表當前選中的地址的相變存儲單元的數據與要求寫入的數據相同，則判斷為「是」，比較電路模塊的異或門輸出低電平，NMOS管導通；如果要求寫入的數據信號與鎖存器的數據信號不相同，則判斷為 「否」，比較電路模塊的異或門輸出低電平，NMOS管關斷。根據本發明提供的寫操作方法，其中，所述步驟(1)、步驟O)、步驟C3)在寫操作之前的讀操作過程中完成。本發明的技術效果是，對比現有技術中的相變存儲器，通過增加鎖存器和讀電路模塊，讀電路模塊的讀出的數據信號通過鎖存器存儲並輸入至比較電路模塊；如果讀出的數據信號與當前要求寫入的數據信號相同，比較電路模塊使寫驅動模塊輸出的寫信號不傳輸至列解碼器，從而避免冗餘的寫操作；因此，該發明提供的相變存儲器具有功耗相對較低的特點。


圖1是相變存儲器的編程操作、讀操作信號示意圖；圖2是現有技術的相變存儲器的結構示意框圖；圖3是圖2的部分相變存儲單元陣列結構示意圖；圖4是本發明提供的相變存儲器的第一實施例結構示意框圖；圖5是本發明提供的相變存儲器的第二實施例結構示意框圖；圖6所示為相變存儲器的寫操作方法流程示意圖。
具體實施例方式下面介紹的是本發明的多個可能實施例中的一些，旨在提供對本發明的基本了解，並不旨在確認本發明的關鍵或決定性的要素或限定所要保護的範圍。圖4所示為本發明提供的相變存儲器的第一實施例結構示意框圖。如圖4所示， 相變存儲器200包括相變存儲單元陣列210、行解碼器220、列解碼器230、寫驅動模塊M0、 讀電路模塊250、鎖存器250、異或門^0、NM0S管四0，其中異或門280與NMOS管290共同組成比較電路模塊(圖中虛線框所示)。從地址鎖存器(圖中未示意給出)中輸出的行地址輸入至行解碼器220，從地址鎖存器中輸出的列地址輸入至列解碼器230，行解碼器和列解碼器分別可以對行地址、列地址進行解碼從選中存儲陣列的某行或者某列。相變存儲單元陣列210是由多個相變存儲單元通過字線位線交叉排列組成，圖3所示的相變存儲單元陣列結構也可以是變存儲單元陣列210的一部分，相變存儲單元的結構形式為1T1R，但其具體結構形式不受本發明限制。寫驅動模塊240用於輸出寫「0」或者寫「1」的脈衝信號， 要求寫入的數據信號(Din)從寫驅動模塊240輸入，寫驅動模塊則相應輸出該寫入的數據信號的脈衝信號，例如圖1中的Reset脈衝、Set脈衝，該脈衝信號用於作用相變存儲單元陣列的相變存儲電阻，從而可以實現寫操作，在該發明中，Reset脈衝、Set脈衝定義為「寫信號」，來區別於輸入寫驅動模塊的「寫數據信號」。讀電路模塊250包括讀電路和靈敏放大器(Sensing Amplifer, SA)，其通過讀電路施加讀脈衝信號於相變存儲單元陣列並通過靈敏放大器讀出數據信號。讀電路模塊250讀出的數據(Dout)輸出至鎖存器260中，鎖存器 260可以用來存儲從讀電路模塊輸出的、相變存儲單元陣列中當前選中的行的數據，然後在寫操作時，鎖存器260可以將存儲的數據(以高電平或者低電平的形式)依次輸入至比較電路模塊中的異或門觀0。異或門280用於判斷當前要求寫入的數據信號與鎖存器260輸出的信號是否相同，如果相同則輸出低電平，如果不相同則輸出高電平。異或門280輸出的信號用來控制NMOS管四0，如果異或門280輸出高電平，則NMOS管290導通，要求寫入的數據信號通過寫驅動模塊產生的相應的寫信號能夠傳輸至列解碼器230，從而寫信號可以施加於位線上；如果異或門280輸出低電平，則NMOS管關斷，要求寫入的數據信號通過寫驅動模塊產生的相應的寫信號不能夠傳輸至列解碼器230。另外，行解碼器220、列解碼器230、 寫驅動模塊對0、讀電路模塊250、鎖存器250之間的時序關係可以通過邏輯控制模塊(圖中未示出)來控制。圖5所示為本發明提供的相變存儲器的第二實施例結構示意框圖。對比圖4和圖 5所示，其主要區別在於圖中虛線部分的比較電路模塊，在該實施例中，比較電路模塊由同或門和PMOS管組成，同或門380用於判斷當前要求寫入的數據信號與鎖存器260輸出的信號是否相同，如果相同則輸出高電平，如果不相同則輸出低電平。同或門380輸出的信號用來控制PMOS管390，如果同或門380輸出低電平，則PMOS管390導通，要求寫入的數據信號通過寫驅動模塊產生的相應的寫信號能夠傳輸至列解碼器230，從而寫信號可以施加於位線上；如果同或門380輸出高電平，則PMOS管390關斷，要求寫入的數據信號通過寫驅動模塊產生的相應的寫信號不能夠傳輸至列解碼器230。進一步，提供圖4所示實施例相變存儲器的寫操作方法。圖6所示為相變存儲器的寫操作方法流程示意圖。結合圖4和圖6所示，對該實施例的寫操作方法進行詳細說明。步驟S21，輸入行地址和列地址。在該步驟中，通過地址鎖存器分別輸入行地址和列地址至行解碼器和列解碼，通過行解碼器和列解碼器可以選中當前地址對應的相變存儲單元。步驟S22，通過讀電路模塊讀出當前地址選中的存儲單元的數據。在該步驟中，讀電路模塊的讀電路施加讀脈衝信號於選中的相變存儲單元，通過讀電路模塊的靈敏放大器讀出選中的相變存儲單元的數據。步驟S23，讀電路模塊讀出的數據輸出並存儲至鎖存器。在該步驟中，鎖存器輸入有效的控制信號，讀電路模塊讀出的當前地址選中的相變存儲單元的數據輸入至鎖存器中存儲，鎖存器輸入無效的控制信號後，讀電路模塊讀出的數據一直可以存儲於鎖存器。較優地，以上步驟S21、步驟S22、步驟S23也可以在之前的存儲器的讀操作過程中完成，相應地址存儲的數據讀出後鎖存在鎖存器中。步驟S24，要求寫入的數據信號同時輸入至比較電路模塊和寫驅動模塊。在該步驟中，要求寫入的數據信號(「0」或者「1」)輸入至寫驅動模塊，同時輸入至比較電路模塊的異或門的一端，異或門的另一端接鎖存器的輸出端。步驟S25，判斷要求寫入的數據信號與鎖存器的數據信號是否相同。在該步驟中，通過比較電路模塊中的異或門，實現判斷步驟。如果要求寫入的數據信號與鎖存器的數據信號相同，則代表當前選中的地址的相變存儲單元的數據與要求寫入的數據相同，判斷為「是」，異或門輸出低電平，NMOS管導通，進入步驟S261，寫驅動模塊輸出的寫信號傳輸至列解碼器。如果要求寫入的數據信號與鎖存器的數據信號不相同，則代表當前選中的地址的相變存儲單元的數據與要求寫入的數據不相同，判斷為「否」，異或門輸出高電平，NMOS管關斷，進入步驟S^52，寫驅動模塊的輸出寫信號不傳輸至列解碼器。至此，該實施例的相變存儲器的一次寫操作過程完成。可以進一步進行下一地址的相變存儲單元的寫操作。通過上述方法步驟，避免了對相變存儲單元存儲的數據與要求寫入的數據相同時的冗餘寫操作，雖然有可能多了一個讀操作步驟，但是由於讀操作的功耗遠遠低於寫操作的功耗，總體上能大大降低該相變存儲器的寫操作功耗，該相變存儲器具有低功耗的特點。以上例子主要說明了本發明的存儲器及其寫操作方法。儘管只對其中一些本發明的實施方式進行了描述，但是本領域普通技術人員應當了解，本發明可以在不偏離其主旨與範圍內以許多其他的形式實施。因此，所展示的例子與實施方式被視為示意性的而非限制性的，在不脫離如所附各權利要求所定義的本發明精神及範圍的情況下，本發明可能涵蓋各種的修改與替換。
權利要求
1.一種相變存儲器，包括相變存儲單元陣列、列解碼器、行解碼器，寫驅動模塊、讀電路模塊，輸入列地址至列解碼器實現相變存儲單元陣列的列選中，輸入行地址至行解碼器實現相變存儲單元陣列的行選中；其特徵在於，還包括鎖存器、以及用於控制寫驅動信號是否輸入至列解碼器的比較電路模塊；讀電路模塊的讀出的數據信號通過鎖存器存儲並輸入至比較電路模塊，寫數據信號同時輸入至寫驅動模塊和比較電路模塊。
2.根據權利要求1所述的相變存儲器，其特徵在於，所述比較電路模塊包括異或門和 NMOS管，所述寫數據信號輸入至異或門的第一端，所述鎖存器輸出信號至異或門的第二端， 所述NMOS管串聯置於寫驅動模塊和列解碼器之間，異或門的輸出端連接NMOS管的柵極。
3.根據權利要求1所述的相變存儲器，其特徵在於，所述比較電路模塊包括同或門和 PMOS管，所述寫數據信號輸入至同或門的第一端，所述鎖存器輸出信號至同或門的第二端， 所述PMOS管串聯置於寫驅動模塊和列解碼器之間，異或門的輸出端連接PMOS管的柵極。
4.根據權利要求1所述的相變存儲器，其特徵在於，所述相變存儲器還包括用於輸出行地址和列地址的地址鎖存器。
5.根據權利要求1所述的相變存儲器，其特徵在於，所述相變存儲器還包括用於控制行解碼器、列解碼器、寫驅動模塊、讀電路模塊、鎖存器之間的時序關係的邏輯控制模塊。
6.一種如權利要求1所述的相變存儲器的寫操作方法，其特徵在於，包括以下步驟(1)分別輸入行地址、列地址至行解碼器和列解碼器；(2)通過讀電路模塊讀出當前地址選中的相變存儲單元陣列的存儲單元的數據；(3)讀電路模塊讀出的數據輸出並存儲至鎖存器；(4)要求寫入的數據信號同時輸入至比較電路模塊和寫驅動塊；(5)通過比較電路模塊，判斷要求寫入的數據信號與鎖存器的數據信號是否相同；如果判斷為「是」，寫驅動模塊輸出的寫信號傳輸至列解碼；如果判斷為「否」，寫驅動模塊輸出的寫信號不傳輸至列解碼。
7.根據權利要求6所述的寫操作方法，其特徵在於，步驟(5)中，所述比較電路模塊包括NMOS管和異或門；如果要求寫入的數據信號與鎖存器的數據信號相同，則代表當前選中的地址的相變存儲單元的數據與要求寫入的數據相同，則判斷為「是」，比較電路模塊的異或門輸出低電平，NMOS管導通；如果要求寫入的數據信號與鎖存器的數據信號不相同，則判斷為「否」，比較電路模塊的異或門輸出低電平，NMOS管關斷。
8.根據權利要求6所述的寫操作方法，其特徵在於，所述步驟(1)、步驟O)、步驟(3) 在寫操作之前的讀操作過程中完成。
全文摘要
本發明提供一種低功耗相變存儲器及其寫操作方法，屬於相變存儲器技術領域。本發明提供的相變存儲器包括相變存儲單元陣列、列解碼器、行解碼器，寫驅動模塊、讀電路模塊、鎖存器和比較電路模塊，比較電路模塊用於控制寫驅動信號是否輸入至列解碼器，輸入列地址至列解碼器實現相變存儲單元陣列的列選中，輸入行地址至行解碼器實現相變存儲單元陣列的行選中，讀電路模塊的讀出的數據信號通過鎖存器存儲並輸入至比較電路模塊，寫數據信號同時輸入至寫驅動模塊和比較電路模塊。該相變存儲器具有功耗相對較低的特點。
文檔編號G11C16/06GK102270498SQ20101019126
公開日2011年12月7日 申請日期2010年6月2日 優先權日2010年6月2日
發明者王彬 申請人:王彬