使用多層通路的3d集成電路的製作方法

2023-06-27 07:08:11

使用多層通路的3d集成電路的製作方法
【專利摘要】可形成穿透基板通路，其具有通過頂基板表面的頂部通路以及通過底基板表面的底部通路。頂部截面可具有對應設計規則的最小截面，且頂部深度可對應於可施行縱橫比（aspect?ratio）。可填充或栓塞頂部通路，從而可繼續進行頂側處理。底部通路可具有較大的截面，以利易於形成通過其中的導電路徑。底部通路從背側延伸至頂部通路的底部且在基板薄化後形成。從接合的頂部通路及底部通路移除犧牲性填充材料後，可形成導電路徑以完成穿透基板通路。
【專利說明】使用多層通路的3D集成電路
[0001]相關申請的交叉引用
[0002]本申請要求具有相同發明名稱並轉讓給相同的受讓人的審查中申請13/101268(代理案號為FIS920100241US1)的優先權。該審查中申請的全部公開內容通過引用結合於此。
【技術領域】
[0003]本發明關於半導體結構及其製造技術。具體而言，本發明關於多段式結構，以連接堆疊半導體晶片中的裝置及集成電路。
【背景技術】
[0004]對於更密集形成集成電路有著持續性的需求。一方案是降低電路元件的實體比例，而可在晶片的給定橫向區域內形成更多元件。另一方案是使用晶片接合晶片、晶片接合晶片或晶片接合晶片的三維(3D)晶片至晶片堆疊技術，垂直整合兩個或更多晶片，其中各晶片具有半導體裝置及互連布線(例如集成電路)。3D堆疊在眾多益處中能得到密度較高的集成有源電路、強化效能以及改善形成因素。目前有許多3D堆疊技術的應用，在眾多應用中包括高效能處理裝置、視頻及圖形處理器、高密度及高頻帶存儲器晶片。
[0005]此種3D結構使用穿透基板通路(through-substrate via, TSV),以提供形成在多半導體基板層上的集成電路及裝置中或之間的電連接。舉例而言，3D結構具有將外部連接(封裝)分開的至少一下晶片以及上晶片。上晶片的裝置的電力可通過TSV通過下晶片傳輸。
[0006]TSV優選具有高導電性，同時耗用最少的基板表面區域，因而使此種區域可用於額外功能，例如添加邏輯或存儲器。由此手段，TSV所耗用的區域應不超過足以處理設計電流負載的區域，亦即能避免電遷移效應、過熱及/或壓降。若此種最小區域為圓形，則區域的直徑稱為「電流最小尺寸」。TSV的軸通常實質垂直於晶片的平面方向。由於延伸通過晶片的深度，TSV的長度大約為晶片的厚度，其可比僅延伸最多幾個後段工藝(BEOL)互連層的一般互連通路大上幾個數量級。換言之，長度對「電流最小尺寸」的TSV縱橫比可為非常高。
[0007]銅的高導電性使其成為TSV的優選材料，但是例如形成足夠均勻的襯層、阻障層及/或種子層以及/或導電填充TSV等工藝挑戰，有效地將銅特徵限制於中度縱橫比。以穿過基板的給定深度而言，TSV寬度通常必須增加到大於電流最小尺寸以維持中度的縱橫t匕。所造成相對大的銅TSV則面臨包含CTE不匹配及晶片彎曲等整合及可靠度的挑戰。較高縱橫比的特徵可利用鎢形成，但是鎢的導電性較差。以同等載流量而言，鎢TSV必須具有比銅TSV還大的截面，形成不是單一較寬的TSV就是一組窄的TSV。

【發明內容】

[0008]根據本公開，可通過可避免許多已知穿透基板通路相關問題的工藝來形成穿透基板通路。所公開的穿透基板通路包含第一部分通路，形成通過頂基板表面並與形成通過底基板表面的第二部分通路接合。頂部截面可具有對應電流最小尺寸的截面，且頂部深度可對應於可施行縱橫比。可以犧牲性填充材料填充或栓塞頂部通路，而可繼續進行頂側處理。可選擇填充材料以限制相對於基板的熱膨脹差異。底部通路從背側延伸至頂部通路的底部，且在薄化基板後形成。可在接合頂部通路及底部通路後完成穿透基板通路。穿透基板通路的導電路徑可形成為材料的單一沉積，從頂基板表面連續延伸至底基板表面。根據某些實施例，頂通路部分可襯有介電材料，且於特定實施例中，介電材料為熱氧化物。
[0009]根據本公開，可通過在未導電填充頂部及未形成並導電填充此種穿透基板通路的底部分前直到薄化基板後，形成穿透基板通路的頂部分，而免除因形成穿透基板通路於(晶片)基板中然後薄化該基板所造成的晶片彎曲。此外，形成大截面特徵以維持該特徵的可管理總縱橫比的問題，可通過根據電流負載標準尺寸化穿透基板通路的頂部分而最小化頂截面積以及利用可具有較大截面積的第二部分完成穿透基板通路來解決。
[0010]根據本公開的另一觀點，提供一種形成多段式穿透基板通路的方法。本方法包含提供基板，其具有盲通路形成於其中，盲通路具有前端，由填充材料密封並鄰接設置在基板之前側上方的接觸，盲通路於基板內具有背端並延伸入基板且小於初始深度；形成將背端打開的背側通路。在某些實施例中，在移除填充材料暴露接觸以後，可形成通過得到的多段式腔室的導電路徑。
【專利附圖】

【附圖說明】
[0011]參考詳細說明並配合附圖對例示實施例(架構及操作方法)可有最佳的了解。
[0012]圖1及圖2顯示延伸入基板頂表面的多段式通路的頂部。
[0013]圖3顯示具有填充材料栓塞的多段式通路的頂部。
[0014]圖4A至圖4C顯示使用背側處理形成多段式通路。
[0015]圖5A及圖5B顯示根據本公開的各種實施例的導電TSV。
[0016]圖6及圖7顯示根據本公開其他實施例的導電TSV。
【具體實施方式】
[0017]如上所述，本公開關於新穎的TSV結構及其形成方法，現將參考附圖詳細說明。應注意在不同實施例中類似的附圖標記指代類似的元件。附圖並不一定依比例繪製。
[0018]應了解當元件為層、區域、或基板且表示在另一元件「上」或」上方」時，其可直接於另一元件上或可能有中間元件。相對地，當元件表示為「直接在上」或「直接在上方」即無中間元件。亦應了解當元件表示為與另一元件「連接」或「耦接」，其可直接與另一元件連接或耦接，或者可能有中間元件。相對地，當元件表示為與另一元件「直接連接」或「直接耦接」，即無中間元件。
[0019]現參考圖1，顯示具有初始厚度D(i)的半導體基板110。一或更多半導體裝置(未顯示)可形成於基板的頂表面111。一或更多介電層150設置於頂表面111上方。頂部通路120可利用光刻及蝕刻形成通過介電層150，並延伸過頂表面111且進入基板110。一般而言，使用反應式離子蝕刻，但本發明不限於此。
[0020]頂部通路120具有截面121。截面可由至少兩個因素決定。一個因素為要形成特徵的金屬化層，因為對於任何給定層中可形成的特徵尺寸有實際上的限制。第二個因素為電設計負載，因為最終形成的導電路徑必須具有足以處理電流(給定構成導電路徑的材料及穿過其形成的絕緣材料)的截面而不會有電遷移、過熱、壓降或其他負載引致的缺點(電流最小尺寸)。在電流最小尺寸大於在特定層中可形成的狀況中，一個選擇方案為形成多個特徵，將其並連由此可分散電流負載。截面121可為0.04至5微米的範圍，但是亦可為更大或更小的尺寸。以某些實施例而言，截面121可為0.04至1.0微米的範圍,在其他實施例中，則可為1.2至4.0微米的範圍。
[0021]可基於可管理的縱橫比，相對於截面121來選擇頂部通路120的深度，其中特定的設計選擇，例如給定的蝕刻化學或特定導電材料的填充特性可決定「可管理」的縱橫比範圍。頂部通路120延伸入基板110至深度D (top)。於某些實施例中，D (top)為2至10微米。在此時，頂部通路並未接觸其底端的另一特徵，所以可稱為「盲通路」。
[0022]在此時，可使用已知技術選擇性襯墊頂部通路120。襯層122可利用共形無機或有機介電材(例如CVD氧化物、有機矽酸鹽、熱氧化物或CVD氮化物)沉積形成。在以填充材料124填充頂部通路120後(頂部通路不一定要完全填滿)，可對基板110進行其他處理。在某些實施例中，如圖3所示，以填充材料324填塞頂部通路320的頂端323而不是完全填滿就足夠了，甚至是優選的。回到圖1，填充材料124可為多晶矽或介電材、或一或更多適合用於襯層122的材料、或其組合。填充材料可為犧牲材料(最終會從通路移除)，於此狀況為將其選擇為能利用選擇性蝕刻移除。若有需要，在沉積填充材料124前或後，可移除任何可能已沉積於層150表面的襯層材料122。CMP可從層150表面移除不要的填充材料及襯層材料。可於另一介電層151中形成接觸152，其直接接觸頂部通路120的頂端123。接觸152可為傳統BEOL接觸墊或通路，包含例如Cu或W。
[0023]於本文中，基板可包含任何半導體，例如可使用S1、SiGe, SiGeC, SiC, Ge合金、GaAs, InAs, InP及其他III/V或II/VI族化合物半導體。除了上述所列半導體材料類型，本發明亦考慮半導體基板為層狀半導體，例如Si/SiGe、Si/SiC、絕緣層上矽(SOI)或絕緣層上矽鍺(SGOI)。再者，基板110可為單晶、多晶、非晶，或具有單晶部分、多晶部分及非晶部分中至少兩者的組合。
[0024]另一實施例顯示於圖2。可在BEOL工藝之前先形成頂部通路220。甚至可在半導體基板210的頂表面211上建構半導體裝置(未顯示)之前先形成頂部通路220，這消除一些工藝限制。在某些實施例中，有利的是在沉積填充材料124之前先形成襯層122。襯層122可為熱氧化物，亦即將基板(例如矽半導體基板)暴露於高溫氧化氛圍而形成在表面上的氧化層。襯層122可在可能負面影響先前所形成裝置性質的溫度下形成。在利用填充材料124填充(或至少栓塞)頂部通路220後，可對基板210進行其他處理。如上所述，工藝考量可決定填充材料224是在任何襯層材料沉積之前或之後進行沉積，若有襯層存在時，可決定填充材料是在移除此種已沉積在頂表面211上方的襯層材料之前或之後進行沉積。自頂表面211移除不要的填充材料及襯層材料後(例如通過CMP)，與頂部通路220的頂端223鄰接的接觸252可形成在介電層250中。此接觸可緊接著形成或在額外的處理及/或建構半導體裝置後形成。包含線路253及通路254的其他BEOL互連金屬化可形成在其他介電層251中。接觸252可為接觸墊或通路，其包含導電材料如Cu或W。
[0025]圖4A顯示圖1的實施例的其他處理。這些步驟可類似地應用到其他實施例(例如圖4A右側未標示的通路)。連接載體460，其可為最後的BEOL步驟或在BEOL終結後例如在塗敷BLM(C4的可潤溼圖案化金屬層)或塗敷C4後進行。然後可將基板410薄化至最終厚度D(f)，而形成新的底表面412。最終厚度D(f)可約為50微米，但最終厚度也可為更厚或更薄。須注意，最終厚度D(f)大於頂部通路在基板內延伸的深度D (top)。可使用已知的蝕刻工藝來形成底通路430，其通過底表面412且至少部分暴露頂通路420的底部425。優選為等離子體蝕刻。可執行通路430的蝕刻以在頂通路420的暴露端425保留或移除(視需要)襯層422(若有的話)。如已知，可基於蝕刻發射光譜判斷底通路蝕刻的終點。
[0026]底通路長度D (b)通常約基板厚度D (f)減去D (top)的差值。可相對於長度D (b)，基於可管理的長比寬(即縱橫比)來選擇底通路寬度431，該縱橫比可在10與I之間且優選可在1.5與5之間。在某些實施例中，底部通路寬度431可等於頂通路寬度421 (或者若部分具有不一致的截面，則至少在頂部通路與底部通路相交處為相等)。然而，一般而言，底通路寬度431會大於頂部通路寬度421，且底通路寬度431可為5微米或更大。
[0027]可利用如同審查中的申請案12/987202號所披露的或IR或其他已知的背側對準技術，達到底部與頂部的對準。IR因足印及處理要求最低所以較有優勢。
[0028]現在參考圖4B，可使用已知技術將襯層432沉積於底部通路430的側壁上以隔離TSV0襯層432亦可沉積於表面412上及底通路430的遠端435上。襯層432可為任何共形介電材，例如氧化矽或氮化矽，且可以例如已知技術如CVD進行沉積。依據是否在塗布填充材料424前將頂通路加以襯墊、頂通路端425與底通路端435的相對截面、底端425暴露的程度(即頂部通路及底部通路重疊的程度)以及沉積襯層432的材料及沉積技術，在頂部通路及底部通路接合處的襯層材料厚度可能不同。若有需要，可沉積可流動氧化物或旋塗介電材的第二沉積，以在底部通路430的遠端形成相對平的底表面433。
[0029]現在參考圖4C，各向異性蝕刻可移除襯層432以及若有需要則自通路端425移除襯層422，由此可接合頂部通路及底部通路而形成多段式通路440。選擇性蝕刻可自第一通路420移除填充材料424，且暴露接觸452。舉例而言，若填充材料為多晶矽且襯層422為CVD氧化物，則SF6等離子體蝕刻化學可選擇性移除填充材料而暴露接觸452。在移除填充材料之前，可能希望形成保護層413於基板表面412上。此種保護層413可形成為襯層432的部分或可包含額外薄膜，其由例如氧化物、氮化物或金屬或碳摻雜的氧化物、氮及氫摻雜的氮化矽SiC(N，H)或其多層所形成。此種額外薄膜可在沉積襯層432後形成，如所示，但替換地可在形成通路430之前或形成通路430之後且在形成襯層532之前形成，例如通過非共形沉積。
[0030]在又另一實施例中(未繪示)，將頂通路部分及底通路部分接合併自頂部移除填充材料後，可沉積共形襯層於多段式通路的整個表面。此種襯層可為如先前所述的介電襯層的共形介電襯層。在某些實施例中，共形襯層可包含阻障層或粘著層。例如若穿透基板通路具有分別由鎢或銅形成的導電路徑，共形襯層可包含TiN襯層或TaN/Ta雙層。
[0031]圖5A顯示以導電材料填充通路540的穿透基板通路544。依據導電材料(例如Cu或W)以及填充工藝(例如電鍍或WCVD)，此種填充工藝可先沉積適當的襯層、阻障層及/或種子層。將頂通路部分的尺寸設為電流最小尺寸而言，會希望頂部的填充沒有空隙。
[0032]若底通路截面531大於頂通路截面521，則可形成足夠大的導電路徑通過通路544，而無須以導電材料填滿底部通路。若有需要，金屬填充工藝可填充頂部，但只在底部表面上形成有足夠厚度的塗層548。底部的其餘部分可接著以例如CVD/可流動氧化物或有機介電材549填充。重要的是，穿透基板通路544可通過形成通過多段式通路540的連續導電路徑的單一沉積工藝所形成，而無任何襯層(或阻障層或任何材料的其他層)或任何將上部導電填充物526與下部導電填充物536分開的界面。在形成穿透基板通路導電路徑後，例如使用CMP，可將沉積在底基板表面512上的過多材料移除，且可繼續或完成晶片工藝。
[0033]導電填充物可包含導電金屬、包含至少一導電金屬的合金、導電金屬矽化物或其組合。優選地，穿透基板通路544的導電材料為導電金屬，例如Cu、W或Al，在本發明中優選為Cu或Cu合金(例如AlCu)。
[0034]在另一實施例中，優選可利用頂通路部分中的填充材料作為部分的導電路徑。舉例而言，如先前所述，在襯墊及栓塞頂部通路後，可完成前段及後段工藝。如圖4A所示，在附接載體460後可翻轉及薄化基板410。底通路430可蝕刻通過底表面412而至少部分暴露頂通路420的底端425，然後如圖4B所述的進行襯墊。現參考圖5B，舉例而言，當以導電材料栓塞頂部通路520時，襯層522為熱氧化物，而填充材料524為多晶矽，然後利用各向異性蝕刻暴露但並未移除頂填充材料524可接合頂通路部分及底通路部分以形成多段式通路540。可通過完成導電路徑來完成穿透基板通路544，亦即從與材料524的界面537延伸導電路徑536通過頂部通路520及通過底通路530，而使導電路徑從底表面512連續延伸通過導電路徑536、通過導電材料524到達接觸墊552。如上所述，路徑536可形成為各種形狀。可為完全填充底通路的固體栓塞(如圖左所示)或環形(如圖右所示)或甚至非對稱形狀，只要導電截面足以載有設計電流容量。
[0035]圖6顯示另一實施例，其中頂部通路620的形成通過逆行蝕刻(retrogradeetch),接著如上所述利用填充材料栓塞頂部，然後形成底部通路630，將頂部及底部接合，移除任何填充材料以及利用導電材料形成導電路徑。逆錐形狀(retrograde shaped)的頂部提供沉積阻障層、種子層及/或襯層於頂通路部分中以及從晶片薄化側形成TSV導電路徑的有利輪廓。頂部中的逆錐輪廓亦最小化TSV於晶片頂表面611所耗用的面積量，結果增加形成裝置與電路的可用面積。假設頂端截面621為穿透基板通路644設計條件下的電流最小尺寸，會希望以無空隙方式填充此種頂端623。可利用導電材料填充整個多段式通路，或正如上所述，形成適當厚度的塗層648於頂部通路620其餘深度的側壁上以及通路630的表面上，而其餘的空間接著以介電材649填充。圖6所示的多段式通路僅為許多可能組合中的一種，其中頂部或底部或此兩者具有不均勻的截面。
[0036]圖7顯示根據本公開多段式通路740的又另一實施例，其形成是通過接合多個小的頂通路720a及720b與底側通路730。當電流最小尺寸大於為形成此種頂通路部分選擇的工藝層的通常尺寸時，這是有利的。導電路徑的形成可通過利用導電材料填充整個通路740或形成適當厚度的塗層，如上所述。替換地，可以一種導電材料(例如W或多晶矽)填充頂部通路720a及720b，而利用不同的導電材料(例如Cu)來完成通過底部730的導電路徑。頂通路720a及720b可為相同或不同，亦即例如可具有相同或不同的截面積，或可由不同的工藝來蝕刻。頂部通路720可根據任何前述的工藝說明形成，且選擇性地同時形成所有的頂通路720。
[0037]雖然於本發明針對其優選實施例進行了具體顯示和說明，但是本領域的技術人員當知在不悖離本發明的精神與範疇下，在形式及細節上可有前述及其他改變。因此，本發明不限於所述及所示的具體形式及細節，而是以落入所附權利要求為準。
【權利要求】
1.一種穿透基板通路結構，從半導體基板的頂表面延伸至所述基板的底表面，所述穿透基板通路包括: 至少一個第一通路部分，從所述頂表面延伸並進入所述基板； 第二通路部分，從所述底表面延伸至所述第一通路部分；以及 導電路徑，由連續單一材料所形成，從所述頂表面至所述底表面在所述第一通路部分及所述第二通路部分內延伸。
2.如權利要求1所述的結構，還包含介電襯層，將所述導電路徑與所述基板分開。
3.如權利要求1所述的結構，其中所述第一通路部分襯有熱氧化物。
4.如權利要求1所述的結構，還包括: 至少兩個第一通路部分，其中所述第一通路部分中的一個具有與所述第一通路部分中的另一個不同的尺寸；以及 其中多個介電層設置在所述頂表面上，其中所述第一通路部分中的所述一個比所述第一通路部分中的所述另一個延伸通過所述多個介電層更大的深度。
5.如權利要求1所述的結構，其中所述第一通路部分中的至少一個具有逆錐形狀。
6.如權利要求1所述的結構，其中所述導電路徑包括所述單一材料的環形塗層，且介電材料設置在所述環形塗層的內表面上。
7.如權利要求1所述的結構，其中所述第一通路部分具有第一截面，且所述第二通路部分具有等於或大於所述第一截面的第二截面。
8.如權利要求7所述的結構，其中所述第二通路部分具有非均勻截面，且所述第二截面在所述第二通路部分的遠端，或其中所述第一通路部分具有非均勻截面，且所述第一截面量測於所述第一通路部分的頂端。
9.一種穿透基板通路結構，從半導體基板的頂表面延伸至所述基板的底表面，所述穿透基板通路結構包括: 頂通路部分，從設置在所述頂表面上方的接觸延伸入所述基板，所述頂通路部分襯有熱氧化物； 底通路部分，從所述底表面延伸至所述頂通路部分；以及 導電路徑，從所述頂表面延伸至所述底表面並通過所述頂通路部分及所述底通路部分。
10.如權利要求9所述的結構，其中所述導電路徑包括W或Cu，或W或Cu的合金。
11.一種形成穿過基板的通路的方法，所述基板具有前側、背側以及初始深度，所述方法包括: 提供所述基板，所述基板具有形成為通過所述前側的盲通路，所述盲通路具有由填充材料密封的前端，所述前端鄰接設置在所述前側上方的接觸，所述盲通路於所述基板內具有背端，所述盲通路延伸入所述基板且小於所述初始深度； 形成背側通路，延伸通過所述背側且打開所述背端以形成多段式腔穴。
12.如權利要求11所述的方法，還包括在提供所述基板的步驟前: 形成通過所述頂表面的所述盲通路； 施用填充材料以密封所述前端； 形成鄰接所述前端的所述接觸；以及其中在形成所述盲通路的步驟後，至少一個半導體器件形成於所述前側中。
13.如權利要求11所述的方法，還包括在形成背側通路的步驟前: 附接載體至所述基板； 移除所述背側的層，由此所述基板達到最終深度，其中所述盲通路延伸入所述基板且小於所述最終深度。
14.如權利要求11所述的方法，還包括以導電材料填充所述多段式腔穴。
15.如權利要求11所述的方法，還包括以共形介電襯層襯墊所述背側通路，或以共形襯層襯墊所述多 段式腔穴。
【文檔編號】H01L21/768GK103548131SQ201280021404
【公開日】2014年1月29日 申請日期:2012年5月2日 優先權日:2011年5月5日
【發明者】M.G.法魯克, T.L.格雷夫斯-阿貝 申請人:國際商業機器公司