一種疊層柵快快閃記憶體儲單元及其製造方法
2023-06-27 06:14:51 2
專利名稱：一種疊層柵快快閃記憶體儲單元及其製造方法
技術領域：
本發明是有關於一種能在浮置柵(FG)與控制柵(CG)之間增大交疊面積(Areal Overlapping)的改進的疊層柵快快閃記憶體儲單元(Stacked GateFlash Memory Cell)，因而能增加控制柵對浮置柵的耦合率(Control-gate-to-floating-gate Coupling Ratio)，且改善存儲單元性能。特別有關於一種製造疊層柵快快閃記憶體儲單元的新的方法，並以此方法製造快快閃記憶體儲單元，其中浮置柵自對準(Self-aligned)於場氧化層而形成，且沒有犧牲浮置柵與控制柵之間的耦合率。本發明應用在製造工藝上新穎的方法也因超越了傳統蝕刻平板印刷工藝(微影製程)基礎技術的極限而更縮小了浮置柵的間距，因此，本發明可使快快閃記憶體儲單元的尺度進一步的縮小(Scaling Down)，且不會導致因改良蝕刻平板印刷工藝而產生過多的花費。此外，較高的耦合率可使存儲單元在較低的控制柵電壓下操作；此有利的特徵可降低在快快閃記憶體儲單元間崩潰電壓的一連串嚴苛的標準。所以，本發明所披露的方法基本上不只可縮小快快閃記憶體儲單元的尺寸，也可縮小浮置柵的電壓。
隨著數字相機與掌上型個人計算機的引入與快速的增加，具有小尺寸且可作為可攜式大容量儲存器的高密度快閃記憶體已被廣泛的注意。對電子使用消費者而言，快閃記憶體最重要的關鍵在於可利用減少存儲單元的尺寸來降低成本的花費。為了減少存儲單元的尺寸，資料線行距(DataLine Pitch)須如同柵極長度般的被減少。浮置柵尺寸減少的結果會使快快閃記憶體儲單元的尺度進一步縮小，這對於在疊層柵快閃記憶體中的浮置柵與控制柵間的耦合率有不利的影響。因此，在半導體製造工業中，達到高柵極耦合率且同時使快快閃記憶體儲單元尺度可進一步縮小的目標變得更加具有挑戰性。
在IEDM第271頁中(1997)，標題為」一種適用於256 Mbit與1 Gbit快閃記憶體的新穎高密度5F2NAND STI存儲單元技術」，作者為K.Shimizu，K.Narita，H.Watanabe，E.Kamiya，Takeuchi，T.Yaegashi，S.Aricome，與T.Watanabe，的公開文獻已披露一種低位花費(Low Bit-cost)快閃記憶體的5F2NAND STI存儲單元技術。圖1a、1b、1c所示為Shimizu et al文獻中用來製造快閃記憶體的三層多晶矽層。第一薄多晶矽膜22(組成浮置柵的一部分)提供了在淺溝渠隔離(Shallow Trench Isolation)的形成過程中，改善平坦化工藝的控制性(The Controllability of The Planarization Process)的功能。第二多晶矽膜24(也組成浮置柵的一部分)可由氮化矽罩幕層26與兩個氮化物間隙壁(Spacer)28所界定。氮化物間隙壁28可提供在場氧化層(Field Oxide)頂部的第二多晶矽膜24交疊，以改善存儲單元的耦合率。
在Shimizu et al文獻中所揭露的存儲單元，由於SiN圖案的形成(在SiN間隙壁形成之前)並非自對準於場氧化層的邊界，在存儲單元尺度上的SiN罩幕層與多晶矽層之間不對準容許誤差(MisalignmentTolerance)受到明顯限制。再者，在控制柵與浮置柵間的內介電膜為二度空間，因此，耦合率的改善全歸因於在場氧化層頂部的浮置柵交疊(利用氮化物間隙壁來控制)，所以，耦合率的改善相當受到限制。
在另一個標題為」用於1-Gb快閃記憶體的一種以0.18-μm寬度隔離與3-D內多晶矽介電膜的0.24-μm2存儲單元製程」，作者為T.Kobayashi，N.Matsuzaki，A.Sato，A.Katayama，H.Kurata，A.Miura，T.Mine，Y.Goto，T.Morimoto，H.Kume，T.Kure，以及K.Kimura，的公開文獻中揭露一種利用使用0.2-μm製造技術，以製造0.24-μm2無接觸數組(Contactless-array)快快閃記憶體儲單元的方法。如圖2a、2b、2c、2d、2e、2f、2g所示，在存儲單元之間利用將硼磷矽玻璃(BPSG)42填入凹溝中，形成0.18-μm寬的自對準淺凹溝隔離44(Shallow Groove Isolation，SGI)，以維持隔離崩潰電壓。此外，使用具有高電容的三度空間、單層化學氣相沉積氧化層做為內多晶矽介電膜38利用增加耦合率來降低內部操作電壓(Internal Operational Voltage)。
在Kobayashi et al文獻中所揭露的方法包括下列主要特徵(1)第一多晶矽膜可作為第一浮置柵32，並且自對準於場氧化層的邊界；(2)第二多晶矽膜作為犧牲層，且隨後會被去除，以形成U-型浮置柵；(3)當形成U-型浮置柵與浮置柵圖案化之後，第三多晶矽膜可作為第二浮置柵36；(4)第四多晶矽膜40可用來作為控制柵圖案；(5)在控制柵與浮置柵間形成單層三度空間(3D)CVD氧化層作為內介電膜38，以進一步改善耦合率。然而，在Kobayashi et al的方法中也有數個明顯的缺點。缺點。第一，需要四層多晶矽膜。第二，由於浮置柵圖案的形成(第三多晶矽)並非自對準於第一多晶矽圖案，在浮置柵圖案罩幕層(亦即，浮置柵層頂部)與第一多晶矽圖案罩幕層(浮置柵層的底部)之間的不對準容許誤差會在存儲單元尺寸上受到限制。再者，浮置柵與控制柵間的內介電膜為單一層化學氣相沉積氧化層，因而潛在的資料保存(dataretention)問題將會造成組件可靠性的困擾。
因此，本發明的一目的，在於提供一種疊層柵快快閃記憶體儲單元及其製造方法，其高性能，小尺寸的疊層柵快閃記憶體，並能增加控制柵對浮置柵的耦合率。特別有關於提供一種改進的疊層柵快快閃記憶體儲單元，能在浮置柵(FG)與控制柵(CG)間增大交疊面積，因而能增加控制柵對浮置柵的耦合率。本發明的疊層快快閃記憶體儲單元可利用一新穎的方法製作，在沒有犧牲控制柵與浮置柵間的耦合率下，浮置柵可自對準於場氧化層。本發明工藝所使用的新穎方法可超越傳統基礎蝕刻平板印刷技術的極限而進一步縮小了浮置柵間的間距，因此，本發明可使快快閃記憶體儲單元的尺度進一步的縮小，且不會導致過多因改良蝕刻平板印刷技術而造成的花費。本發明存儲單元所提出的較高柵極耦合率也可使存儲單元在較低的控制柵電壓下操作。
本發明的目的可以通過以下措施來達到一種疊層柵快快閃記憶體儲單元製造方法，包括下列步驟(a)在一矽基底上沉積一穿遂氧化層與一第一多晶矽層，然後離子注入該第一多晶矽層；(b)在該第一多晶矽層上沉積一第一氧化層，然後再沉積一氮化物層，接著對該第一多晶矽層進行蝕刻平板印刷，以形成一第一多晶矽疊層結構；(c)對該矽基底進行蝕刻，以在該矽基底中至少產生一淺溝渠，接著沉積一第二氧化層以填滿該淺溝渠；(d)進行化學機械研磨平坦化與回蝕氧化層，以去除超出該淺溝渠部分的該第二氧化層；(e)沉積一第二多晶矽層，然後離子注入該第二多晶矽層，並蝕刻該第二多晶矽層，用以在該第一多晶矽疊層結構的側壁上形成一第二多晶矽間隙壁；
(f)以溼蝕刻去除該氮化物層，接著以溼浸泡去除在該第一多晶矽層頂部的該第一氧化層，其中，該第二多晶矽間隙壁與該第一多晶矽層形成一U-型三度空間浮置柵；以及(g)沉積一內多晶矽介電膜與一第三多晶矽層，接著對該第三多晶矽層進行蝕刻平板印刷，用以從該第三多晶矽層中形成一控制柵；(h)其中該內多晶矽介電膜與該控制柵配合該浮置柵的U-型三度空間輪廓，因此可增大在該控制柵與該浮置柵之間的面積交疊部分。
本發明還涉及一種疊層柵快快閃記憶體儲單元，包括(a)一基底，與在該基底上的一穿遂氧化層；(b)在該穿遂氧化層上的一U-型浮置柵，該U-型浮置柵包括一底部部分與一翼部部分；以及(c)一控制柵，與在該浮置柵與該控制柵之間的一內多晶矽氧化三明治層結構，該內多晶矽氧化層與該控制柵配合該浮置柵的U-型輪廓，因此能增加在該控制柵與該浮置柵間的面積交疊部分。
換言之，本發明所述的製備疊層快快閃記憶體儲單元的方法具有數個主要特徵，它包括(1)第一多晶矽(浮置柵的一部份)自對準於場氧化層邊界，而多晶矽膜相當薄，以方便於STI(淺溝渠隔離)平坦化步驟；(2)氧化物/氮化物層可作為犧牲層，且此兩層皆在第二多晶矽層沉積之前去除；(3)沉積第二多晶矽層，以形成在第一多晶矽層圖案每一邊的多晶矽間隙壁(浮置柵的一部份)。本發明方法提出的間隙壁形成可使最終浮置柵(Final Floating Gate)自對準於場氧化層。在場氧化層頂部的浮置柵交疊可利用多晶矽間隙壁的厚度來決定。再者，多晶矽間隙壁的形成可使在兩個相鄰的浮置柵的間距較傳統的蝕刻平板印刷技術所限制的範圍更為縮小。這兩點特徵進一步縮小存儲單元的尺度。
本發明所述的的方法可以下列步驟作為總結(1)在矽基底上沉積一穿遂氧化層(約70-120埃)以及一薄的第一多晶矽層(約300-1000埃)，接著離子注入第一多晶矽層。
(2)在基底上沉積一薄的氧化層(約100-1000埃)，然後一層氮化物層(約3000埃)，接著將第一多晶矽層微影，以形成第一多晶矽疊層結構。
(3)進行矽基底蝕刻，至少產生一淺溝渠，接著沉積一氧化層以填滿淺溝渠，然後進行化學機械研磨平坦化，並將氧化層回蝕。此淺溝渠將作為存儲單元之間的絕緣隔離用。
(4)沉積第二多晶矽層，接著離子注入第二多晶矽層，且蝕刻第二多晶矽層以形成第二多晶矽間隙壁。
(5)利用蝕刻將氮化物層去除，接著以溼浸泡(Wet Dip)去除在第一多晶矽層頂部的氧化層。
(6)沉積一內多晶矽介電膜與第三多晶矽層，接著利用第三多晶矽層的蝕刻平板印刷(lithography process)，從第三多晶矽層中形成控制柵。
本發明提出疊層快快閃記憶體儲單元的主要構件之一為薄第一多晶矽浮置柵部分與多晶矽間隙壁浮置柵部分，可形成自對準於場氧化層的U-型三度空間浮置柵。此結構基本上可增加在浮置柵與控制柵間的有效交疊面積，因此，在不需要增加存儲單元面積的情況下，可使存儲單元達到較高的柵極耦合率。與現有的3-D浮置柵結構比較，本發明僅需要三個多晶矽膜(第一浮置柵部分，第二浮置柵部分，與控制柵)。再者，在本發明中，使用具有氧化層/氮化層/氧化層的內多晶矽介電膜可達到令人滿意的資料保存能力。
為讓本發明的上述和其它目的、特徵、和優點能更明顯易懂，下文特舉一較佳實施例，並配合附圖，作詳細說明如下
圖1a、1b、1c是顯示現有一種形成快快閃記憶體儲單元的製造方法剖面圖；圖2a、2b、2c、2d、2e、2f、2g是顯示現有另一種形成快快閃記憶體儲單元的製造方法剖面圖；圖3a是顯示在矽基底上形成一穿遂氧化層，一薄的第一多晶矽層，一薄的氧化層、以及一氮化物層，接著進行第一多晶矽層的蝕刻平板印刷，以形成第一多晶矽疊層結構；圖3b是顯示矽基底蝕刻以形成淺溝渠，然後利用氧化物的沉積將淺溝渠填滿，接著利用化學機械研磨法與回蝕氧化層，將在淺溝渠外的氧化層去除；圖3c是顯示利用第二多晶矽層的沉積、離子注入與蝕刻，形成第二多晶矽層間隙壁；圖3d是顯示利用蝕刻去除氮化物，然後利用溼浸泡將氧化物去除，形成一U-型三度空間的浮置柵；以及圖3e是顯示在沉積內多晶矽介電膜與第三多晶矽層之後，進行第三多晶矽層的蝕刻平板印刷，以在第三多晶矽層上圖案化控制柵，形成本發明的疊層柵快閃記憶體。
圖號說明1穿遂氧化層；2第一多晶矽層；3薄氧化層；4氮化物層；5淺溝渠隔離；6第二多晶矽間隙壁；7第一多晶矽疊層結構；8U-型浮置柵；11內多晶矽介電膜；12控制柵；22第一多晶矽膜；24第二多晶矽膜；26氮化矽罩幕層；28氮化物間隙壁；32第一浮置柵；36第二浮置柵；38內介電膜；40第四多晶矽膜；42BPSG；以及44淺凹溝隔離。
本發明披露一種利用增大在浮置柵(FG)與控制柵(CG)間的交疊面積，來增加控制柵對浮置柵耦合率的改良型疊層柵快快閃記憶體儲單元。本發明的疊層快快閃記憶體儲單元可利用一新穎的方法製備，其中浮置柵具有三度空間的U-型結構，且在沒有犧牲控制柵與浮置柵間的耦合率下，浮置柵可自對準於場氧化層。應用在本發明的新穎方法可使在浮置柵間的間距較傳統基礎蝕刻平板印刷技術所限制的範圍更為縮小。因此，本發明可使快快閃記憶體儲單元的尺度進一步的縮小，且不會導致過多的花費。本發明存儲單元所提出的較高柵極耦合率也可使存儲單元在較低的控制柵電壓下操作。
以下為本發明主要步驟的詳細摘要·沉積穿遂氧化層(70-120埃)·沉積第一多晶矽層(300-1000埃)；·離子注入第一多晶矽層；·沉積薄氧化層(300-1000埃)；·沉積氮化物層(～3000埃)(作為CMP中止層)；·以光罩界定第一多晶矽疊層結構；·蝕刻第一多晶矽疊層結構；·蝕刻矽基底以產生淺溝渠；
·沉積氧化層以填滿淺溝渠；·化學機械研磨平坦化與回蝕氧化層；·對第二多晶矽層做預沉積的清洗；·沉積第二多晶矽層；·離子注入第二多晶矽層；·蝕刻第二多晶矽層，以形成第二多晶矽間隙壁；·溼蝕刻移除沉積層的氮化物；·以溼浸泡去除在第一多晶矽層頂部的氧化層；同時，由第一多晶矽層與第二多晶矽層形成U-型浮置柵；·沉積內多晶矽介電膜；·沉積第三多晶矽層，第三多晶矽層隨後會形成控制柵；·以光罩界定控制柵；以及·蝕刻控制柵/浮置柵以形成最終的存儲單元。
如上所述，本發明所述的製備疊層快快閃記憶體儲單元的方法具有數個主要特徵，包括(1)形成浮置柵的底部部分的第一多晶矽層或多晶矽膜自對準於場氧化層邊界，而第一多晶矽膜相當薄，以致可使用STI平坦化步驟；(2)氧化物與氮化物層可作為犧牲層，用以建立浮置柵翼部的高度，且此兩層皆在第二多晶矽層沉積之前去除；(3)沉積第二多晶矽層以在第一多晶矽層圖案的每一邊界上形成多晶矽間隙壁，亦即，浮置柵的翼部。本發明方法形成多晶矽間隙壁的新穎步驟可使最終形成的浮置柵自對準於場氧化層，在場氧化層頂部的浮置柵交疊部分可利用多晶矽間隙壁的厚度決定。再者，間隙壁的形成可使在浮置柵間的間距較傳統基礎蝕刻平板印刷技術所限制的範圍更為縮小，此兩點特徵將使快閃記憶體的尺度進一步縮小。
本發明將利用下列的實施例進行更詳細的描述，但並非限制本發明。
實施例1圖3a至圖3e是顯示依據本發明的一較佳實施例所製造，可在浮置柵與控制柵之間增大柵極耦合的改進型疊層柵快閃記憶體的主要步驟。
如圖3a所示，在矽基底上形成穿遂氧化層1、第一薄多晶矽層2、薄氧化層3與氮化物層4，接著進行蝕刻平板印刷，以形成第一多晶矽疊層結構7。氧化層3的厚度可決定在浮置柵與控制柵之間的最終耦合率。較大的厚度對柵極耦合率較有益處，但會增加在隨後形成淺溝渠隔離時，使用CMP(化學機械研磨法)平坦化的難度。
如圖3b所示，利用矽基底蝕刻形成淺溝渠5，隨後沉積氧化層以填滿淺溝渠。此後，利用化學機械研磨法與氧化層的回蝕，去除在淺溝渠外的氧化層。
圖3c顯示，在第一多晶矽疊層結構7的邊界上形成第二多晶矽間隙壁6，第二多晶矽間隙壁6首先利用沉積第二多晶矽層與離子注入第二多晶矽層，然後以非等向性蝕刻第二多晶矽層來形成。
如圖3d所示，形成一U-型三度空間浮置柵8，此浮置柵8包括從第一多晶矽層2的底部部分與第二多晶矽間隙壁6的翼部部分。三度空間U-型浮置柵8的形成是首先利用溼蝕刻去除氮化物層4，接著，以溼浸泡方式去除在第一多晶矽層2頂部的氧化層3。第二多晶矽間隙壁6的最終高度可利用薄氧化層、氮化物層與第一多晶矽層的集合高度來決定。溼浸泡將會消耗在淺溝渠隔離6中的部分氧化層，消耗的程度則須端視薄氧化層3的厚度而定。然而，由於第二多晶矽間隙壁沿著穿遂氧化層1的側壁存在，因而穿遂氧化層1將可被保護，且不會被傳統上用於溼浸泡的HF所侵害。
如圖3e所示，在沉積內多晶矽介電膜11與第三多晶矽層12，然後對第三多晶矽進行蝕刻平板印刷，用以從第三多晶矽層中圖案化形成控制柵之後，形成本發明的疊層柵快閃記憶體10。內多晶矽介電膜11與第三多晶矽層12皆配合U-型三度空間浮置柵的輪廓而形成。因此隨後會增加在浮置柵8與控制柵12間的交疊面積，並增大在浮置柵與控制柵間的耦合率。再者，由於浮置柵8也包含從第二多晶矽層中所形成的翼部部分，因此相鄰的浮置柵間的距離可縮短，故本發明可在不提升蝕刻平板印刷的情況下，進一步縮小快快閃記憶體儲單元的尺度。
雖然本發明已以較佳實施例披露如上，然其並非用以限定本發明，任何熟知本領域技術者，在不脫離本發明的精神和範圍內，當可作更動與潤飾，因此本發明的保護範圍當視後附的權利要求並結合說明書與附圖的範圍所界定者為準。
權利要求
1.一種疊層柵快快閃記憶體儲單元製造方法，其特徵是包括下列步驟(a)在一矽基底上沉積一穿遂氧化層與一第一多晶矽層，然後離子注入該第一多晶矽層；(b)在該第一多晶矽層上沉積一第一氧化層，然後再沉積一氮化物層，接著對該第一多晶矽層進行微影製程，以形成一第一多晶矽疊層結構；(c)對該矽基底進行蝕刻，以在該矽基底中至少產生一淺溝渠，接著沉積一第二氧化層以填滿該淺溝渠；(d)進行化學機械研磨平坦化與回蝕氧化層，以去除超出該淺溝渠部分的該第二氧化層；(e)沉積一第二多晶矽層，然後離子注入該第二多晶矽層，並蝕刻該第二多晶矽層，用以在該第一多晶矽疊層結構的側壁上形成一第二多晶矽間隙壁；(f)以溼蝕刻去除該氮化物層，接著以溼浸泡去除在該第一多晶矽層頂部的該第一氧化層，其中，該第二多晶矽間隙壁與該第一多晶矽層形成一U-型三度空間浮置柵；以及(g)沉積一內多晶矽介電膜與一第三多晶矽層，接著對該第三多晶矽層進行蝕刻平板印刷工藝，用以從該第三多晶矽層中形成一控制柵；(h)其中該內多晶矽介電膜與該控制柵配合該浮置柵的U-型三度空間輪廓，因此可增大在該控制柵與該浮置柵之間的面積交疊部分。
2.如權利要求1所述的一種疊層柵快快閃記憶體儲單元製造方法，其特徵是其中該氮化物層所沉積的厚度為使該第一多晶矽疊層結構與該U-型浮置柵的設計高度一致。
3.如權利要求1所述的一種疊層柵快快閃記憶體儲單元製造方法，其特徵是其中該第二多晶矽層所沉積的厚度與在相鄰的浮置柵之間的設計分離間距一致。
4.如權利要求1所述的一種疊層柵快快閃記憶體儲單元製造方法，其特徵是其中該穿遂氧化層有一70埃至100埃的厚度。
5.如權利要求1所述的一種疊層柵快快閃記憶體儲單元製造方法，其特徵是其中該第一多晶矽層有一300埃至1000埃的厚度。
6.如權利要求1所述的一種疊層柵快快閃記憶體儲單元製造方法，其特徵是其中該第一氧化層有一100埃至1000埃的厚度。
7.如權利要求1所述的一種疊層柵快快閃記憶體儲單元製造方法，其特徵是其中該氮化物層有一3000埃的厚度。
8.一種疊層柵快快閃記憶體儲單元，其特徵是疊層包括(a)一基底，與在該基底上的一穿遂氧化層；(b)在該穿遂氧化層上的一U-型浮置柵，該U-型浮置柵包括一底部部分與一翼部部分；以及(c)一控制柵，與在該浮置柵與該控制柵之間的一內多晶矽氧化三明治層結構，該內多晶矽氧化層與該控制柵配合該浮置柵的U-型輪廓，因此能增加在該控制柵與該浮置柵間的面積交疊部分。
9.如權利要求8所述的一種疊層柵快快閃記憶體儲單元，其特徵是其中製造該結構的方法包括下列步驟(a)在一矽基底上沉積一穿遂氧化層與一第一多晶矽層，然後離子注入該第一多晶矽層；(b)在該第一多晶矽層上沉積一第一氧化層，然後再沉積一氮化物層，接著對該第一多晶矽層進行蝕刻平板印刷，以形成一第一多晶矽疊層結構；(c)對該矽基底進行蝕刻，以在該矽基底中至少產生一淺溝渠，接著沉積一第二氧化層以填滿該淺溝渠；(d)進行化學機械研磨平坦化與回蝕氧化層，以去除超出該淺溝渠部分的該第二氧化層；(e)沉積一第二多晶矽層，然後離子注入該第二多晶矽層，並蝕刻該第二多晶矽層，用以在該第一多晶矽疊層結構的側壁上形成一第二多晶矽間隙壁；(f)以溼蝕刻去除該氮化物層，接著以溼浸泡去除在該第一多晶矽層頂部的該第一氧化層，其中，該第二多晶矽間隙壁與該第一多晶矽層形成一U-型三度空間浮置柵；以及(g)沉積一內多晶矽介電膜與一第三多晶矽層，接著對該第三多晶矽層進行蝕刻平板印刷工藝，用以從該第三多晶矽層中形成一控制柵；(h)其中該內多晶矽介電膜與該控制柵配合該浮置柵的U-型三度空間輪廓，因此可增大在該控制柵與該浮置柵之間的面積交疊部分。
10.如權利要求9所述的一種疊層柵快快閃記憶體儲單元，其特徵是其中該氮化物層所沉積的厚度為使該第一多晶矽疊層結構與該U-型浮置柵的設計高度一致。
11.如權利要求9所述的一種疊層柵快快閃記憶體儲單元，其特徵是其中該第二多晶矽層所沉積的厚度與在相鄰的浮置柵之間的設計分離間距一致。
12.如權利要求9所述的一種疊層柵快快閃記憶體儲單元，其特徵是其中該穿遂氧化層有一70埃至100埃的厚度。
13.如權利要求9所述的一種疊層柵快快閃記憶體儲單元，其特徵是其中該第一多晶矽層有一300埃至1000埃的厚度。
14.如權利要求9所述的一種疊層柵快快閃記憶體儲單元，其特徵是其中該第一氧化層有一100埃至1000埃的厚度。
15.如權利要求9所述的一種疊層柵快快閃記憶體儲單元，其特徵是其中該氮化物層有一3000埃的厚度。
全文摘要
本發明為一種疊層柵快快閃記憶體儲單元及其製造方法,它包含一U－型浮置柵,一控制柵,及兩者間的一內多晶矽氧化三明治層。疊層柵快閃記憶體儲單元的製造步驟為:在矽基底沉積穿遂氧化層與第一多晶矽層,離子注入第一多晶矽層,經後續沉積氧化層、沉積氮化物層、蝕刻平板印刷工藝(微影製程),進行蝕刻、化學機械研磨平坦化與回蝕,形成第一多晶疊層結構,第二多晶矽層和多晶矽間隙壁,及第三多晶矽層和控制柵。
文檔編號H01L27/10GK1378271SQ0111019
公開日2002年11月6日 申請日期2001年3月29日 優先權日2001年3月29日
發明者呂聯沂 申請人:華邦電子股份有限公司