溝槽式分離柵只讀性快閃記憶體存儲單元結構形成方法以及操作方法
2023-06-27 05:57:31 1
專利名稱：溝槽式分離柵只讀性快閃記憶體存儲單元結構形成方法以及操作方法
技術領域：
本發明涉及一種只讀性快閃記憶體存儲單元結構形成方法與操作方法，且特別涉及一種溝槽式分離柵(Trenched Split Gate)只讀性快閃記憶體存儲單元結構形成方法以及操作方法。
近年來只讀性存儲單元受可攜式電子產品需求所影響，有明顯增加需求的現象，快閃記憶體由於技術日趨成熟，成本下降，不僅刺激購買意願，而且有新的市場應用。如數位照相機的底片、個人隨身電子記事簿的內存、個人MP3隨身聽、電子答錄裝置、可程序化IC等等均是快閃記憶體應用的市場。
快閃記憶體承接以往可電性編碼只讀存儲器(EPROM)，以N型信道為存儲單元，並以信道熱電子為主軸的編碼方式，因此約有百分之七十到八十的市場以此為設計基礎。在所有的快閃記憶體組件中，分離柵式的架構是所有運用熱電子注入做為編碼機制中效率最高的一種。傳統的堆棧式快閃記憶體所能運用CHEI(Channel Hot Electron Injection)、或者是在基板上加上負向電壓來增加效率的CHISEL(Channel Initiated SecondaryElectron Injection)這兩種熱電子注入編碼的操作方式，均只能達到10-6～10-8的效率(柵極電流除以漏極電流)。但在分離柵式快閃記憶體所能運用的SSI(Source Side Injection)熱電子注入編碼機制，卻能達到10-4～10-6的高效率。
如
圖1所示，是公知的一種分離柵式快閃記憶體示意圖。此種分離柵式快閃記憶體又稱為SISOS(Sidewall Select-Gate On the Source side)，當進行編程時在控制柵極10輸入一電壓VCG＝17V，漏極端輸入一電壓VD＝5V，源極14與基底16所輸入電壓Vs＝Vsub＝0V，並加上一個選擇柵極18所接收的電壓VSWG＝2V，使得源極14與A點附近產生5V的電位差，加速電子的射出，並通過控制柵極10的電壓VCG＝17V的作用將電子導入到懸浮柵極20內部，其中選擇柵極18可以控制源極14與A點產生的大電場，而有效提高電子射出。至於當進行抹除時，則在漏極加一電壓VD＝14V，而其它接點保持0V，使得電子由浮動柵極20跑到漏極12而完成抹除運作。
然而上述分離柵式快閃記憶體存儲結構雖然具有極高的效率，但是其存儲單元單元面積卻因增加選擇柵極部分，與源極所佔面積無法減少，因此比其它快閃記憶體架構大，而無法增加內存的密度與提高內存容量，此外電子跨越選擇柵極後注入到浮動柵極，是使用選擇柵極與浮動柵極的縫隙有落大電壓所造成大電場而加速的熱電子，其產生加速方向並非浮動柵極方向，反而是浮動柵極與漏極電壓所造成下方的空乏區，因此除非是加入很大電壓於柵極端與適當漏極電壓配合，使電子改變加速方向注入到浮動柵極，否則只有部分幸運電子(Lucky Electron)才有機會注入到浮動柵極。
有鑑於此，本發明的目的就是在於提供一種溝槽式分離柵只讀性快閃記憶體存儲單元結構形成方法以及操作方法，不但可以將上述選擇柵極與源極所佔面積比例降下來提高密集度，而且可以使電子加速的方向與注入浮動柵極，加速運作的效率。
為達到上述和其它目的，本發明提供一種溝槽式分離柵只讀性快閃記憶體存儲單元結構，包括由P型基底、深N井、淺P井、源極區、溝槽式輔助柵極區、柵極區以及漏極所構成。
其中，其結構由下而上分別為P型基底、深N井、淺P井；源極區位於深N井內部；溝槽式輔助柵極區位於深N井與淺P井內部，且位於源極區的上方；柵極區位於淺P井上，且位於輔助柵極區旁；以及漏極位於淺P井內，且位於柵極區旁。此外，在漏極與溝槽式輔助柵極暴露出的表面還包括一矽化金屬層。
上述溝槽式輔助柵極包括一多晶矽層；以及一氧化層位於多晶矽層的底部與兩側。而柵極則包括第一多晶矽層；第二多晶矽層，位於第一多晶矽層上方；以及隔離層，位於第一多晶矽層與第二多晶矽層之間與第一多晶矽層側壁。此外隔離層可以是氧化矽-氮化矽-氧化矽(ONO)層、氧化矽-氮化矽(ON)層或是氮化矽(N)層。
另外，本發明還提供一種溝槽式分離柵只讀快閃記憶體存儲單元構造形成方法，包括下列步驟首先形成一P型基底；在P型基底上接著形成一深N井；然後再形成一淺P井，位於深N井上；在淺P井上形成一柵極區，並在柵極區兩側定義出一漏極區與一輔助柵極區；再在柵極區兩側形成一間隙壁；接著在輔助柵極區的深N井與淺P井內形成一溝槽；然後在溝槽內形成一氧化層；再在溝槽下方的深N井內與漏極區的淺P井內植入一濃摻雜離子，用以分別形成源極與漏極；接著在溝槽內沉積一多晶矽層，用以形成一溝槽式輔助柵極；然後在柵極區上沉積一第一多晶矽層，用以形成一浮動柵極；在該第一多晶矽層、漏極區與溝槽上面形成一隔離層；以及最後在該隔離層上形成一第二多晶矽層，用以形成控制柵極。另外，在形成溝槽式輔助柵極之後可以包括在漏極與溝槽式輔助柵極暴露出的表面形成一層矽化金屬層的步驟，以降低輔助柵極與漏極間的阻值，使得讀取電流提高並減少RC延遲，而達到增快速度的作用。
此外，本發明再提供一種溝槽式分離柵只讀性快閃記憶體存儲單元操作方法，其中快閃記憶體存儲單元的柵極區、源極區、溝槽式輔助柵極區以及漏極區分別施加一字符線電壓、一源極電壓、一輔助柵電壓以及一位線電壓，該快閃記憶體存儲單元結構的底部由上而下為淺P井、深N井以及P型基底所構成，其中源極區位於深N井內部，溝槽式輔助柵極區位於源極區上方，且位於淺P井與深N井內部，該操作方法包括下列步驟執行一編碼操作時，字符線電壓是一高準位電壓，位線電壓是一準位相對低於字符線電壓的電壓，源極電壓一準位相對低於字符線電壓的電壓，且低於位線電壓，輔助柵電壓是一準位相對低於字符線電壓的電壓，且低於位線電壓；執行一抹除操作時，字符線電壓是一低準位電壓，位線電壓是一準位相對高於字符線電壓的電壓，源極是一準位相對高於字符線電壓，但低於位線電壓的電壓，輔助柵電壓也是一準位相對高於字符線電壓但低於位線電壓的電壓；執行一讀取操作時，字符線電壓是一較高準位電壓，源極電壓是一相對低於字符線電壓的電壓，位線電壓的準位相對高於源極電壓的電壓，輔助柵電壓也是相對高於源極電壓的電壓。
為使本發明的上述和其它目的、特徵和優點能更明顯易懂，下文特舉較佳實施例，並配合附圖，作詳細說明
在圖中，我們由下而上依序形成P型基底100、深N井102、淺P井104，而以濃摻雜離子(N+離子)所形成的源極區106則位於深N井內部，至於在源極區106的上方則為一溝槽式輔助柵極區108，其位於深N井102與淺P井104內部，並由一多晶矽層110與一氧化層112所構成，其中氧化層112位於多晶矽層110的底部與兩側。至於柵極114則位於淺P井104上與輔助柵極區108旁，其包括由一第一多晶矽層116(用以做為浮動柵極)，位於第一多晶矽層116上方的第二多晶矽層118，以及一隔離層120位於第一多晶矽層116與第二多晶矽層118之間和第一多晶矽層116側壁，該隔離層120可以是氧化矽-氮化矽-氧化矽(ONO)層、氧化矽-氮化矽(ON)層或是氮化矽(N)層。而以濃摻雜離子(N+離子)所形成的漏極107位於柵極114的一側淺P井104內。另外，在漏極107與多晶矽層110曝露出的表面還包括一層矽化金屬層122，以降低輔助柵極與漏極107間的阻值，使得讀取電流提高並減少RC延遲，而達到增快速度的作用。
由於我們將公知的佔面積約百分之五十的輔助柵極區(圖1稱為選擇柵極)與源極區，以自我對準方式的溝槽技術，將輔助柵極區放於淺P井104與深N井102內部，並使源極共享深N型井(整個組件建構於淺P井)，因此就可以縮小存儲單元尺寸，而提高其密度。
接著我們以圖3A～3F所示的溝槽式分離柵只讀性快閃記憶體存儲單元構造運用在AND矩陣形成方法。首先在圖3A中依序形成一P型基底150，然後在P型基底150上再形成一深N井152，接著在深N井152上形成一淺P井154，並接著在淺P井154形成一信道氧化層156，然後在信道氧化層156在沉積一多晶矽層158與氮化矽層160。
接著在圖3B中，我們對部分的多晶矽層158、一氮化矽層160與信道氧化層156進行蝕刻，用以在淺P井154上形成一柵極區162，並在柵極區162兩側分別定義出一漏極區164與一輔助柵極區166。接著在圖3C中，在柵極區162兩側，形成一間隙壁168，用以保護製作溝槽時會侵蝕到柵極氧化層，進而提高其合格率。接著在圖3D中，先在輔助柵極區166的深N井152與淺P井154內形成一溝槽170，然後在溝槽170內再形成一氧化層172，在溝槽外圍與底部，最後在溝槽170下方的深N井152內與漏極區164的淺P井154內植入一濃摻雜離子(N+離子)，用以分別形成源極174與漏極176。
接著在圖3E中，先在槽170內沉積一多晶矽層178，用以形成一溝槽式輔助柵極，然後在漏極176與多晶矽層178暴露出的表面形成一層矽化金屬層179，以降低輔助柵極與漏極176間的阻值，使得讀取電流提高並減少RC延遲，而達到增快速度的作用。接著再在溝槽170與漏極176上形成一個隔離層180，並先將原先圖3D中的氮化矽160去除，然後再在柵極區162的多晶矽158上沉積一第一多晶矽層181，用以形成一浮動柵極，最後在第一多晶矽層181、漏極176與溝槽170上面，再形成一隔離層182。最後在圖3F中，在隔離層182上再形成第二多晶矽層184，做為控制柵極。其中，上述間隙壁168與隔離層182可以是一ON層或ONO層。
接著如圖4A～4C所示，分別是本發明的溝槽式分離柵只讀性快閃記憶體存儲單元編碼、抹除以及讀取的操作方法。
如圖4A所示，當執行一編碼(Program)操作時，加於柵極的字符線電壓是一高準位電壓，例如範圍在8V～16V(圖中以16V為例)，而加於漏極的位線電壓為一準位相對低於字符線電壓的電壓，例如範圍在4V～10V(圖中以6V為例)，至於輔助柵電壓為一準位相對低於字符線電壓的電壓，例如範圍在1V～5V(圖中以2.5V為例)，而加於源極的源極電壓是一準位相對低於該字符線電壓的電壓，且低於位線電壓，例如圖中的0V，至於基底電壓也是0V。由圖中可看出電子由下面的源極，所形成電子注入浮動柵極方向，與電子加速路徑一樣，所以效率可以提高到10-3，更甚於一般分離柵快閃記憶體所能達到的10-4～10-6。
接著，如圖4B所示，當執行一抹除(Erase)操作時，字符線電壓是一低準位電壓，例如範圍在-8V～-16V(圖中以-8V為例)，而加於漏極的位線電壓是一準位相對高於字符線電壓的電壓，例如範圍在4V～10V(圖中以9V為例)，至於輔助柵電壓為一準位相對高於字符線電壓的電壓，例如範圍在0V(或圖中以浮動狀態)，而加於源極的源極電壓是一準位相對高於字符線電壓的電壓，且低於位線電壓，例如範圍在0V(或圖中以浮動狀態)，至於基底電壓也是範圍在0V(或圖中以浮動狀態)。
接著，如圖4C所示，當執行一讀取操作時，字符線電壓是一較高準位電壓例如範圍在0V～6V(圖中以2V為例)，而加於漏極的位線電壓是一準位相對低字符線電壓的電壓，範圍在0V～5V(例如圖中以1V為例)，至於輔助柵電壓是一準位相對高於字符線電壓的電壓，例如範圍在0V～5V(例如圖中以4V為例)，而加於源極的源極電壓是一準位相對高於字符線電壓的電壓，且低於位線電壓，例如為0V，至於基底電壓牙也是0V。
綜上所述，本發明的特徵在將源極與輔助柵極設計在淺P井與深N井內部，所以不但大幅降低所佔用的面積，而且使編程時源極注入浮動柵極的熱電子與加速路徑一樣，所以不但效率可以提高，而且在讀取時也可以降低源極的電阻，在漏極與輔助柵級上端的矽化金屬層，可以降低輔助柵極與漏極間的阻值，使得讀取電流提高並減少RC延遲，而達到增快速度的作用。
雖然本發明已以較佳實施例公開如上，但其並非用以限定本發明，任何熟悉該技術的人員，在不脫離本發明的精神和範圍內，可作各種的更動與潤飾，但本發明的保護範圍應當以權利要求書所限定的為準。
權利要求
1.一種溝槽式分離柵只讀性快閃記憶體存儲單元結構，其特徵在於包括一P型基底；一深N井，位於該P型基底上；一淺P井，位於該深N井上；一源極區，位於該深N井內部；一溝槽式輔助柵極區，位於該深N井與該淺P井內部，且位於該源極區的上方；一柵極區，位於該淺P井上，且位於該輔助柵極區旁；一漏極，位於該淺P井內，且位於該柵極區旁。
2.根據權利要求1所述的溝槽式分離柵只讀性快閃記憶體存儲單元結構，其特徵在於該溝槽式輔助柵極包括一多晶矽層；一氧化層，位於該多晶矽層的底部與兩側。
3.根據權利要求1所述的溝槽式分離柵只讀性快閃記憶體存儲單元結構，其特徵在於還包括一金屬矽化層，位於該漏極與該溝槽式輔助柵極區暴露出的表面。
4.根據權利要求1所述的溝槽式分離柵只讀性快閃記憶體存儲單元結構，其特徵在於該柵極包括一第一多晶矽層；一第二多晶矽層，位於該第一多晶矽層上方；一隔離層，位於該第一多晶矽層與該第二多晶矽層之間與第一多晶矽層側壁。
5.根據權利要求4所述的溝槽式分離柵只讀性快閃記憶體存儲單元結構，其特徵在於該隔離層包括一氮化矽層。
6.一種溝槽式分離柵只讀性快閃記憶體存儲單元結構形成方法，其特徵在於包括下列步驟形成一P型基底；在該P型基底上形成一深N井；在該深N井上形成一淺P井；在該淺P井上形成一柵極區，並在該柵極區兩側定義出一漏極區與一輔助柵極區；在柵極區兩側形成一間隙壁；在該輔助柵極區的深N井與淺P井內形成一溝槽；在該溝槽內形成一氧化層；在該溝槽下方的深N井內與漏極區的淺P井內植入一濃摻雜離子，用以分別形成源極與漏極；在溝槽內沉積一多晶矽層，用以形成一溝槽式輔助柵極；在該柵極區上沉積一第一多晶矽層，用以形成一浮動柵極；在該第一多晶矽層、漏極區與溝槽上面形成一隔離層；在該隔離層上形成一第二多晶矽層，用以形成控制柵極。
7.根據權利要求6所述的溝槽式分離柵只讀性快閃記憶體存儲單元結構形成方法，其特徵在於該間隙壁與該隔離層包括一氮化矽層。
8.根據權利要求6所述的溝槽式分離柵只讀性快閃記憶體存儲單元結構形成方法，其特徵在於在溝槽內沉積該多晶矽層之後，還包括在該漏極與該多晶矽層暴露出的表面上形成一金屬矽化層。
9.一種溝槽式分離柵只讀性快閃記憶體存儲單元操作方法，該快閃記憶體存儲單元的柵極區、源極區、溝槽式輔助柵極區以及漏極區分別施加一字符線電壓、一源極電壓、一輔助柵電壓以及一位電壓，該快閃記憶體存儲單元結構的底部由上而下為淺P井、深N井以及P型基底所構成，其中源極區位於深N井內部，溝槽式輔助柵極區位於源極區上方，且位於淺P井與深N井內部，其特徵在於該操作方法包括下列步驟執行一編碼操作時，該字符線電壓是一高準位電壓，該位線電壓是一準位相對低於該字符線電壓的電壓，該源極電壓一準位相對低於該字符線電壓的電壓，且低於該位線電壓，輔助柵電壓是一準位相對低於該字符線電壓的電壓，且低於該位線電壓；執行一抹除操作時，該字符線電壓是一低準位電壓，該位線電壓是一準位相對高於該字符線電壓的電壓，該源極是一準位相對高於該字符線電壓，但低於該位線電壓的電壓，輔助柵電壓也是一準位相對高於該字符線電壓但低於該位線電壓的電壓；執行一讀取操作時，該字符線電壓是一較高準位電壓，該源極電壓是一相對低於該字符線電壓的電壓，該位線電壓的準位是相對高於該源極電壓的電壓，該輔助柵電壓也是相對高於該源極電壓的電壓。
10.根據權利要求9所述的溝槽式分離柵只讀性快閃記憶體存儲單元操作方法，其特徵在於執行該編碼操作時，該字符線電壓、該源極電壓、位線電壓以及輔助柵電壓的操作範圍分別為8V～16V、0V、4V～10V與1V～5V。
11.根據權利要求9所述的溝槽式分離柵只讀性快閃記憶體存儲單元操作方法，其特徵在於執行該抹除操作時，該字符線電壓、該源極電壓、位線電壓以及輔助柵電壓的操作範圍分別為-8V～-16V、0V、0V～5V與0V。
12.根據權利要求9所述的溝槽式分離柵只讀性快閃記憶體存儲單元操作方法，其特徵在於執行該讀取操作時，該字符線電壓、該源極電壓、位線電壓以及輔助柵電壓的操作範圍分別為5V～10V、0V、1V～5V與1V～5V。
全文摘要
一種溝槽式分離柵只讀性快閃記憶體存儲單元結構形成方法以及操作方法，將輔助柵極設計在一柵極一側的溝槽內部，並且將源極設計在其下部，因此可以降低兩者所佔面積比例而提高密度的效果。共源極於深n型井可降低讀取時的源極電阻及工藝技術上挖取接觸窗的困難度。而且在編程時，還能確保熱電子加速方向與到浮動柵極方向一致，因此可以加快執行的效率。
文檔編號H01L27/112GK1391285SQ0112930
公開日2003年1月15日 申請日期2001年6月11日 優先權日2001年6月11日
發明者吳孟益, 李昆鴻, 陳福元, 周秀芬, 楊青松, 金雅琴, 徐清祥 申請人:力旺電子股份有限公司