無蝕刻損傷和esl的雙鑲嵌金屬互連件的製作方法
2023-06-15 13:38:21
無蝕刻損傷和esl的雙鑲嵌金屬互連件的製作方法
【專利摘要】一種形成用於半導體器件的雙鑲嵌金屬互連件的方法。該方法包括形成低k介電層，形成穿過低k介電層的通孔，沉積犧牲層，形成穿過犧牲層的溝槽，用金屬填充通孔和溝槽，去除犧牲層，然後沉積超低k介電層以填充在溝槽之間。該方法允許形成用於雙鑲嵌結構的第二層的超低k介電層同時避免通過諸如溝槽蝕刻和溝槽金屬沉積的工藝對該層的損傷。該方法的另一優點為避免通孔層電介質和溝槽層電介質之間出現蝕刻終止層。本發明提供了無蝕刻損傷和ESL的雙鑲嵌金屬互連件。
【專利說明】無蝕刻損傷和ESL的雙鑲嵌金屬互連件
【技術領域】
[0001]本發明涉及半導體器件，更具體而言，涉及用於形成包含超低k電介質的雙鑲嵌 金屬互連件的工藝、所得的結構以及包括這些結構的器件。
【背景技術】
[0002]多年的研究致力於減小集成電路(IC)的關鍵尺寸(CD)和結構密度。當密度增大 時，電阻電容(RC)延遲時間已成為電路性能的一個限制因素。為減少RC延遲，期望用具有 較低介電常數的材料來替換鑲嵌金屬互連結構中的電介質。這些材料被稱作低k電介質或 超低k電介質。低k電介質是介電常數小於SiO2的介電常數的材料。SiO2的介電常數為 約4.0。超低k電介質是介電常數為約2.1或更小的材料。
[0003]在鑲嵌金屬互連結構中使用超低k電介質的理論優勢被將這些材料集成到製造 工藝中的實際困難抵消。超低k電介質通常具有大孔和高的總孔隙率。這些性質使得超低 k介電層在高能量等離子體蝕刻期間易於受到入侵和損傷，尤其是當蝕刻氣體包括氧氣時。 蝕刻損傷可以降低器件的可靠性並抵消由低k電介質轉換為超低k電介質獲得的RC性能 增益。對以生產具有減少RC延遲的可靠器件的方法將超低k電介質結合到半導體器件中 的經濟性工藝具有盼望已久的需要。
【發明內容】
[0004]本發明提供了一種形成用於半導體器件的雙鑲嵌金屬互連件的方法。該方法包括 形成第一介電層，形成穿過該層的通孔，在第一介電層上方沉積犧牲層，以及形成穿過犧牲 層的溝槽。如果在形成通孔之後沉積犧牲層並且犧牲層的材料進入通孔，則從通孔去除犧 牲材料。然後用金屬填充通孔和溝槽。然後去除犧牲層。然後在第一介電層上方形成第二 介電層以填充在金屬填充的溝槽之間。第二介電層與第一介電層具有以下所述內容中的一 處或多處區別:第二介電層具有更低的等效介電常數，第二介電層具有更高的孔隙率，以及 第二介電層具有氣隙。該方法允許形成用於雙鑲嵌結構的第二層的超低k介電層同時避免 諸如溝槽蝕刻和溝槽金屬沉積的工藝對該層的損傷。
[0005]本發明還提供可以通過前述工藝形成的雙鑲嵌金屬互連結構以及包括這些結構 的半導體器件。雙鑲嵌結構的第一層包括位於第一電介質區域中的金屬填充的通孔。雙鑲 嵌結構的第二層包括位於第二電介質區域中的金屬填充的溝槽。第一層電介質和第二層電 介質是不同的。雙鑲嵌結構的特徵還在於在第一層電介質和第二層電介質之間無蝕刻終 止層。該結構還可以具有可以是區別特徵的以下特徵中的一個或多個:氣隙在第二介電層 中，而不在第一介電層中；第二介電層的等效介電常數小於2.1，而第一介電層的等效介電 常數則不；第二介電層具有20%或更多的孔隙率，而第一介電層則沒有；第二介電層中無 蝕刻損傷，且填充溝槽和通孔的金屬是基於銅的金屬。
[0006]該總結的主要目的是以簡明的形式介紹發明人的某些構思以便於理解隨後的更 多詳細說明。該總結並不是對發明人的每一個能夠被稱之為「發明」的構思或構思的每一種組合的全面描述。對於本領域普通技術人員來說，通過以下與附圖一起進行的詳細描述會想到發明人的其它構思。本文公開的特定內容可以是廣義的、狹義的，並且可以以各種方式與發明人要求的作為他們保留用於隨後的權利要求的發明的最終聲明相結合。[0007]—方面，本發明提供了一種形成雙鑲嵌銅互連結構的方法，包括:在襯底上方沉積第一介電層；在所述第一介電層上方沉積犧牲層；蝕刻延伸穿過所述犧牲層但未穿過所述第一介電層的溝槽；在前述兩個步驟中的一個或兩個之前或之後，蝕刻通孔穿過所述第一介電層；沉積導電材料以填充所述溝槽和所述通孔並形成鑲嵌結構，所述鑲嵌結構包括位於第一層電介質區域中的導電材料填充的通孔和位於犧牲層材料區域中的導電材料填充的溝槽；去除所述犧牲層；以及沉積第二介電層以形成鑲嵌結構，所述鑲嵌結構包括位於所述第一層電介質區域中的銅填充的通孔和位於第二層電介質區域中的導電材料填充的溝槽，其中所述第一層電介質的孔隙率小於20%，而所述第二層電介質的孔隙率大於20%。
[0008]在所述的方法中，在沉積所述犧牲層之前蝕刻所述通孔穿過所述第一介電層。
[0009]在所述的方法中，在沉積所述犧牲層之前蝕刻所述通孔穿過所述第一介電層，其中:沉積所述犧牲層用所述犧牲層的材料填充所述通孔；以及在室中蝕刻所述溝槽並且在從該室取出襯底之前通過在該室中進一步蝕刻從所述通孔去除所述犧牲層材料。
[0010]在所述的方法中，在沉積所述犧牲層之前蝕刻所述通孔穿過所述第一介電層，其中，所述通孔的位置由用作蝕刻所述通孔的掩模的光刻膠決定。
[0011]在所述的方法中，通過非共形沉積工藝沉積所述第二介電層，在所述第二介電層中留下氣隙。
[0012]在所述的方法中，所述第一介電層的等效介電常數大於2.1且小於3.5，而所述第二介電層的等效介電常數小於2.1。
[0013]另一方面，本發明提供了一種半導體器件製造工藝，包括:提供半導體襯底；通過前段工藝加工在所述襯底上形成柵極結構；在所述柵極結構上方形成低k介電層；圖案化通孔穿過所述低k介電層；在所述低k介電層上方形成犧牲層；圖案化溝槽穿過所述犧牲層；用金屬填充所述通孔和所述溝槽；去除所述犧牲層；在所述低k介電層上方形成超低k介電層；以及其中所述超低k介電層比所述低k介電層具有更低的介電常數。
[0014]在所述的工藝中，通過非共形沉積工藝沉積所述超低k介電層。
[0015]在所述的工藝中，不使用硬掩模圖案化所述通孔穿過所述低k介電層。
[0016]在所述的工藝中，所述低k介電層的等效介電常數大於2.1，而所述超低k介電層的等效介電常數小於2.1。
[0017]在所述的工藝中，所述低k介電層比所述超低k介電層具有更低的孔隙率。
[0018]在所述的工藝中，形成沒有氣隙的所述低k介電層，而形成具有氣隙的所述超低k介電層。
[0019]在所述的工藝中，所述犧牲層包括非晶碳。
[0020]在所述的工藝中，所述犧牲層包括非晶碳，其中，所述第一介電層是有機矽酸鹽玻
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[0021]在所述的工藝中，所述犧牲層包括非晶碳，其中，所述第一介電層是有機矽酸鹽玻璃，其中，採用含有NH3或含有N2和H2組合的蝕刻氣體通過等離子體蝕刻圖案化所述溝槽。[0022]在所述的工藝中，去除所述犧牲層包括採用相對於組成所述低k介電層的材料優先去除組成所述犧牲層的材料的蝕刻條件進行蝕刻。
[0023]又一方面，本發明提供了一種包括雙鑲嵌金屬互連結構的半導體器件，包括:所述雙鑲嵌結構的第一層，包括位於第一電介質區域中的金屬填充的通孔；以及所述雙鑲嵌結構的第二層，包括位於第二電介質區域中的金屬填充的溝槽；其中所述雙鑲嵌結構的特徵還在於在所述第一層和所述第二層之間無蝕刻終止層；以及其中所述第二層包括氣隙，所述氣隙大幅減小該層的等效介電常數，而所述第一層不包括所述氣隙。
[0024]在所述的器件中，所述第二電介質無蝕刻損傷。
[0025]在所述的器件中，所述第一電介質的孔隙率小於20%，而所述第二電介質的孔隙率大於20%。
[0026]在所述的器件中:所述第一電介質的等效介電常數大於2.1且小於3.5 ;以及所述第二電介質的等效介電常數小於2.1。
【專利附圖】
【附圖說明】
[0027]
[0028]
[0029]
[0030]
[0031]
圖1提供本發明的示例性工藝。
圖2示出根據本發明的用於形成雙鑲嵌結構的示例性起始點。
圖3示出形成金屬覆蓋層後的圖2的結構。
圖4示出形成第一介電層後的圖3的結構。
圖5示出在第一介電層上方形成圖案化的掩模並蝕刻以形成穿過第一介電層的
通孔以及去除掩模後的圖4的結構。
[0032]圖6示出形成犧牲層後的圖5的結構。
[0033]圖7示出在犧牲層上方形成硬掩模並對其進行圖案化後的圖6的結構。
[0034]圖8示出在蝕刻以形成穿過犧牲層的溝槽以及從通孔去除犧牲層後的圖7的結構。
[0035]圖9示出在用金屬填充通孔和溝槽後的圖8的結構。
[0036]圖10示出在化學機械拋光和形成第二金屬覆蓋層後的圖9的結構。
[0037]圖11示出去除犧牲層後的圖10的結構。
[0038]圖12示出沉積第二介電層後的圖11的結構。
[0039]圖13示出化學機械拋光後的圖12的結構。
[0040]圖14提供圖1工藝中的步驟106的可選順序。
[0041]圖15提供圖1工藝中的步驟106的另一可選順序。
【具體實施方式】
[0042]圖1提供形成雙鑲嵌結構225的工藝100的步驟的示例性順序。圖2至13示出隨著該工藝進展的襯底200。工藝100開始於步驟101，步驟101為提供襯底200，其為製造中間階段的半導體器件。襯底200包括半導體201和在前段工藝(FEOL)加工期間形成的一個或多個器件結構。工藝100將雙鑲嵌金屬互連件225加入到襯底200。
[0043]在可以包括nMOS和pMOS區域的襯底200的區域的上方形成雙鑲嵌結構225。半導體的實例包括但不限於矽、絕緣體上矽(SOI)、Ge、SiC、GaAs、GaAlAs、InP、GaN、SiGe。在FEOL加工期間形成的器件結構可以包括但不限於存儲器器件；邏輯器件；FET及其元件，諸如源極區、漏極區和柵電極；有源器件；無源器件和這些的組合。襯底200也可以包括絕緣體、導體和先前形成的互連結構，包括在後段工藝(BEOL)加工的早期階段期間形成的結構。襯底200包括終端203。通過工藝100形成的雙鑲嵌結構包括與終端203接觸的通孔209，如將在下面更全面理解的。
[0044]步驟103為在終端203上形成金屬覆蓋層205的可選步驟。覆蓋層205可以包括一層或多層。覆蓋層可以提供以下功能中的一種或多種:保護下面的材料在後續加工期間免受損傷；在將要形成的鑲嵌金屬217和終端203的金屬之間提供界面；提供擴散阻擋物；以及阻止電遷移。覆蓋層材料的實例包括但不限於鎢(W)、鈷(Co)、鈷鎢磷化物(CoWP)和鈷鎢硼酸鹽(CoWB)。在阻止電遷移和減少RC延遲方面，含鈷覆蓋層205是特別合適的。可以通過任何合適的工藝或工藝的組合形成覆蓋層205。化學鍍(自動催化)工藝可以有效地僅在終端203上而不在襯底200的其它表面提供覆蓋層205。
[0045]圖1的步驟105為形成第一介電層207，其通常是低k介電層。可以使用任何合適的電介質。可以適用於第一介電層207的低k電介質的實例包括有機矽酸鹽玻璃(OSG)，諸如碳摻雜的二氧化矽、氟摻雜的二氧化矽(又被稱為氟化矽玻璃(或FSG))和有機聚合物低k電介質。有機聚合物低k電介質的實例包括聚芳醚(polyarylene ether)、聚醯亞胺(PD、苯並環丁烯和非晶聚四氟乙烯(PTFE)。可以通過任何合適的工藝形成第一介電層207，其中適合性取決於所使用的材料。沉積第一介電層207的工藝的實例包括旋塗和CVD工藝。
[0046]介電層具有等效介電常數，其是層中所用的電介質和層的物理結構的函數。將孔隙率和氣隙引入到介電層中減小層的等效介電常數，然而，孔隙率和氣隙也使得層在結構上更脆弱且更易於遭受蝕刻損傷。考慮到後來的這些影響因素，在一個實施例中第一介電層207具有小於20%的孔隙率，而在一個實施例中形成沒有氣隙的第一介電層207。孔隙率是分布在形成介電層的整個電介質材料中的空隙空間，而氣隙是除由介電材料填充的層間隔以外的層間隔中較大的空隙。在通過非共形沉積工藝沉積介電層時，氣隙與層的幾何形狀相關並包括在角落和其它凹槽中形成的空隙。
[0047]低孔隙率和無氣隙通常意味著第一介電層207的等效介電常數為至少約2.1。通常可以實現介電常數介於約2.4至3.5範圍內的第一介電層207而不會過度損害得到的雙鑲嵌結構225的結構穩定性。落在該範圍下端的介電常數適合於為得到的雙鑲嵌結構225提供低電容。第一介電層207的等效介電常數一般小於2.9，通常接近於2.4。
[0048]步驟107為形成穿過第一介電層207的通孔209。舉例來說，通常通過包括光刻和各向異性高能量等離子體蝕刻的工藝來形成通孔209。光刻通常包括用光刻膠塗布襯底，根據期望的通孔圖案選擇性地使光刻膠曝光，將光刻膠顯影，以及使用光刻膠作為蝕刻掩模來蝕刻出通孔209或蝕刻硬掩模，該硬掩模變成用於蝕刻出通孔209的蝕刻掩模。
[0049]在一個實施例中，如果在第一介電層207上方直接形成硬掩模，在進一步加工前去除硬掩模。硬掩模可以如同蝕刻終止層那樣顯著地增大電容。避免使用硬掩模通常比去除硬掩模更容易些，並且減少對第一介電層207的汙染和損傷。例如，通常可以使用圖案化的光刻膠作為蝕刻掩模來蝕刻OSG電介質。可以通過無損傷等離子體蝕刻或溼法工藝從第一電介質207去除光刻膠。[0050]步驟109為在第一介電層207的上方形成犧牲層211。任何合適的材料可以用於 犧牲層211。易於去除是做出選擇時所要考慮的一個因素。另一考慮因素是易於識別和實 施優先去除第一介電層207的材料上方的犧牲材料的蝕刻工藝。犧牲層211可以是通過在 約250°C到約450°C之間的溫度下的熱處理、通過UV處理或通過這些處理的組合分解和/ 或蒸發的材料。這些材料的實例包括聚合物，諸如聚醯亞胺(PI)、聚丙二醇(PPG)、聚丁二 烯(PB)、聚乙二醇(PEG)和聚己內酯二醇(PCL)。非晶碳通常是用於犧牲層211的合適的 材料。通常可以通過對第一介電層207產生很小的損傷或不產生損傷的蝕刻工藝去除非晶 碳。
[0051]步驟111和113形成穿過犧牲層211的溝槽215。這通常包括光刻。步驟111為 形成掩模213。掩模213可以是光刻膠或硬掩模。形成硬掩模包括:形成硬掩模材料層，在 硬掩模層的上方形成光刻膠層，根據期望的溝槽圖案選擇性地使光刻膠曝光，將光刻膠顯 影，使用圖案化的光刻膠蝕刻溝槽圖案穿過硬掩模層以形成圖案化的硬掩模213，以及使用 圖案化的硬掩模213來限制高能量等離子體蝕刻以得到用於溝槽215的期望圖案。
[0052]可以通過任何合適的工藝通過掩模213蝕刻出溝槽215。合適的工藝可以包括一 個或多個步驟。例如，可以使用非選擇性蝕刻或僅在犧牲層材料和第一介電層207的材料 之間表現出有限的選擇性的蝕刻工藝來蝕刻部分、大部分或全部穿過犧牲層211的溝槽。 例如，可以使用非選擇性蝕刻，直到暴露出介電層207。當介電層207暴露出來時，為了避免 損傷介電層207，可以期望改變蝕刻化學物質和減慢蝕刻工藝。最初使用非選擇性蝕刻或較 少選擇性蝕刻工藝可以加速整個蝕刻。
[0053]另一方面，對整個步驟113來說，使用單個蝕刻工藝可能是適合且方便的。例如， 當犧牲層211由非晶碳形成並且介電層207是OSG時，選擇性工藝可以是在蝕刻氣體中使 用N2和H2或者NH3的高能量等離子體蝕刻。使用單個蝕刻進行整個步驟113具有諸如易 於應用和結果一致性的優點。
[0054]步驟113包括打通(open)通孔209。如果在形成犧牲層211之前蝕刻通孔209， 通孔209通常會填充有犧牲層211的材料。如果通孔的形成延至形成犧牲層211之後，那 麼打通通孔209就不包括在步驟113中。當通孔209填充有犧牲層211的材料時，隨著溝 槽蝕刻工藝的繼續可以方便地去除該材料。蝕刻條件可以在整個蝕刻過程中保持不變或隨 著蝕刻的進行而發生改變。蝕刻條件可以如上述所述或僅當蝕刻接近最後階段以及金屬蓋 頂205暴露出來時發生改變。儘管蝕刻條件改變，但整個工藝通常可以在一個蝕刻室內實 施，這可以減少加工時間。
[0055]步驟115為用導電金屬217填充通孔209和溝槽215。導電金屬217可以是例如 Cu、Al、Au、Ag、W和它們的合金。可以作為具有不同組分的多層提供金屬217。可以通過任 何合適的工藝填充金屬217。合適的工藝可以包括化學鍍、電鍍、濺射沉積和化學汽相沉積 (CVD)。
[0056]雖然金屬217可以是任何合適的金屬或金屬的組合，但本發明的工藝尤其適合使 用銅(Cu)。如本文用來描述填充通孔209和溝槽215的金屬，銅包括純銅、含痕量雜質的 銅以及大部分是銅的合金。銅可以與少量的元素(諸如鉭、銦、錫、鋅、錳、鉻、鈦、鍺、鍶、鉬、 鎂、鋁或鋯)形成合金。銅提供較低的電阻但與現有技術中許多工藝不兼容。
[0057]銅的化學鍍通常包括形成銅晶種層，接著進行自動催化銅沉積。晶種層的材料的實例包括但不限於銅(Cu)、鎳(Ni)、金(Au)、銀(Ag)、鈀(Pd)、銦(In)、鎳鈀金(NiPdAu)和鎳金(NiAu)。可以通過任何合適的工藝形成晶種層。晶種層可以通過化學沉積、濺射或化學汽相沉積自身形成。
[0058]在用銅等填充之前，溝槽215和通孔209通常襯有阻止電遷移的阻擋物。阻擋層的材料的實例包括釕(Ru)、猛(Mn)、鈷(Co)、鉻(Cr)、氮化鈦(TiN)、鈦鎢(Tiff)、鉭(Ta)、氮化鉭(TaN)、氮化鎢(WN)和這些的組合。可以通過任何合適的工藝(諸如CVD沉積)來沉積阻擋層。
[0059]促進粘著的層可以包括在阻擋層裡。界面層可以是自組裝單層(SAM)。可以例如通過包括含有機化學物質的氣體的熱工藝處理形成自組裝單層。可選地，僅在第一介電層207上形成自組裝單層並作為通孔209的襯層，而不作為溝槽215的襯層。
[0060]步驟115完成圖9所示的雙鑲嵌結構218的形成。雙鑲嵌結構218包括第一層，其包括位於第一介電層207區域中的金屬217填充的通孔209;以及第二層，其包括位於犧牲層211區域中的金屬217填充的溝槽215。後續加工用第二介電層221替換結構218中的犧牲材料層211。
[0061]步驟117為將襯底200的上表面平坦化。平坦化後的表面包括具有金屬217鑲嵌物的犧牲材料層211。通常通過化學機械拋光(CMP)來實現平坦化。由於CMP總是以至少略微變化的速率去除不同的材料，所以表面並不會變成完全平坦的。
[0062]步驟119為在金屬217的暴露上表面上形成金屬蓋頂219的可選步驟，如圖10中所示。蓋頂219與蓋頂203可以是相同的或者不同的，然而，關於蓋頂203在組成、工藝和功能性方面的說明同樣適用於蓋頂209。
[0063]步驟121為去除犧牲層211。可以通過任何合適的工藝去除犧牲層211。取決於所用的材料，為便於去除犧牲層211對犧牲層211進行預處理是可能的和期望的。可以使用的預處理工藝的實例包括氧化、熱處理以及UV輻射。去除工藝本身可以是例如溼法清潔或等離子體蝕刻。如圖11所示，犧牲層211的去除使得溝槽215的金屬217暴露出來。
[0064]步驟123為形成第二介電層221。第二介電層221填充先前被犧牲層211佔據的空間並形成圍繞溝槽215的金屬217的區域。第二介電層221通常是超低k介電層。為了具有低介電常數，可以形成孔隙率為至少20%的第二介電層221。也可以形成具有氣隙223的第二介電層221。第二介電層221可以是會被用於形成溝槽215、用金屬217填充溝槽215或平坦化步驟117的工藝損傷的介電層。
[0065]為了獲得2.1或更小的等效介電常數，第二介電層221的材料可以是如上所述的但具有孔隙率或氣隙223的低k電介質。氣隙可以使層的介電常數減小5%或更多，這是大幅度的減小。孔隙率也可大幅度地減小層的等效介電常數。可以引入孔隙率作為形成第二介電層221的工藝的一部分。例如，可以通過旋塗工藝或CVD工藝將OSG前體和致孔劑一起施加到襯底200來形成OSG介電層221。該工藝可以進一步包括致孔劑的可控蒸發。OSG前體的實例包括有機矽烷和有機矽氧烷。有機矽烷的實例包括甲基倍半矽氧烷(MSQ)和氫倍半矽氧烷(HSQ)。有機矽氧烷的實例包括屬於甲基矽氧烷家族(諸如甲基二乙氧基矽烷)的聚合物。致孔劑的實例包括有機溶劑。有機溶劑可以是例如甲苯、庚烷、環己醇或它們的混合物。在諸如旋塗或CVD的介電層形成工藝之後，可以通過沉積後處理諸如熱處理、UV處理或電子束處理來改善孔形成、機械強度或這兩者。[0066]也可以通過選擇合適的形成工藝將氣隙223引入第二介電層221中。形成具有氣 隙223的介電層221的合適工藝可以是非共形沉積工藝，諸如等離子體增強化學汽相沉積 (PECVD)。非共形工藝在凹槽區域諸如圖11標出的角部220中形成氣隙223。示例性的非 共形沉積工藝是等離子體增強CVD。孔隙率大於20%並具有氣隙223的OSG層的等效介電 常數可以為2.0或更小。
[0067]步驟125為另一平坦化步驟，通常也可以採用化學機械拋光(CMP)來實現。步驟 125使第二介電層221的上表面、蓋頂金屬219的上表面或溝槽金屬217的上表面(如果不 存在蓋頂219)平坦化。可選地，在平坦化之前，用保護性「填充」材料浸潤第二介電層221 的孔結構。可以在平坦化後去除填充材料。填充材料可以是例如單體碳氫化合物。可以通 過載液諸如超臨界二氧化碳將這種材料運送到介電層221的孔內。
[0068]圖13示出具有通過工藝100形成的雙鑲嵌結構225的襯底200。雙鑲嵌結構225 包括第一層，該第一層包括位於第一介電層207區域中的金屬217填充的通孔209;以及第 二層，該第二層包括位於第二介電層221區域中的金屬217填充的溝槽215。雙鑲嵌結構 225的一個特徵是無蝕刻終止層。另一個特徵是在第二介電層221中無蝕刻損傷。第一介 電層207是孔隙率小於20%並且沒有氣隙的低k電介質。第一介電層207為結構225提供 機械強度和穩定性。第二介電層221是孔隙率大於20%並包含氣隙223的超低k電介質。 第二介電層221為結構225提供低電容。
[0069]雖然仍生產如圖13所示的雙鑲嵌結構225結構，但工藝100的步驟107、109、111 和113的順序可以不同於圖1所示的順序106。具體地，步驟107形成通孔209可以延至步 驟109形成犧牲層211之後。
[0070]圖14和圖15示出兩種可選的順序300和400。在順序300和400中，通孔蝕刻 107延至步驟109形成犧牲層211之後。在這些順序中，犧牲層211的材料沒有填充通孔 209並且在溝槽蝕刻113期間不從通孔209蝕刻。
[0071]在順序300中，在溝槽蝕刻113之前實施通孔蝕刻107。順序300中的溝槽蝕刻 113包括蝕刻穿過犧牲層211，然後穿過第一介電層207。在工藝300中，期望包括可選步 驟108塞住通孔209，以便提供用於在其上形成溝槽蝕刻掩模213的層表面。可以在溝槽蝕 刻113期間或者在溝槽蝕刻113之後的單獨步驟114中從通孔209去除插塞材料。在順序 400中，在通孔蝕刻107前實施溝槽蝕刻113。
[0072]工藝順序106、300和400中的每一種相對於其它工藝順序均具有優點。與順序 300和400相比，順序106對通孔209的尺寸提供更好的控制。順序300和400相對於順序 106的改進之處在於它們避免了直接在層207上形成通孔蝕刻掩模時可能發生的第一介電 層207的可能汙染。順序300比順序400更能容許溝槽和通孔掩模之間的不對準。另一方 面，順序106、順序300相對於工藝400需要採用高縱橫比來蝕刻通孔209。
[0073]就某些構思、元件和部件方面已經顯示和/或描述了如通過以下權利要求描述的 本發明。雖然本文中可能僅就一個或幾個構思或實例或者以廣義和狹義公開了特定元件或 部件，廣義或狹義構思中的元件或部件可以與廣義或狹義構思中的一個或多個其它元件或 部件相結合，其中本領域普通技術人員能夠認識到這種組合是合乎邏輯的。而且，本說明書 可以描述多於一個的發明，並且以下的權利要求並不必涵蓋本文所述的每一個構思、方面、 實施例或實例。
【權利要求】
1.一種形成雙鑲嵌銅互連結構的方法，包括: 在襯底上方沉積第一介電層； 在所述第一介電層上方沉積犧牲層； 蝕刻延伸穿過所述犧牲層但未穿過所述第一介電層的溝槽； 在前述兩個步驟中的一個或兩個之前或之後，蝕刻通孔穿過所述第一介電層； 沉積導電材料以填充所述溝槽和所述通孔並形成鑲嵌結構，所述鑲嵌結構包括位於第一層電介質區域中的導電材料填充的通孔和位於犧牲層材料區域中的導電材料填充的溝槽； 去除所述犧牲層；以及 沉積第二介電層以形成鑲嵌結構，所述鑲嵌結構包括位於所述第一層電介質區域中的銅填充的通孔和位於第二層電介質區域中的導電材料填充的溝槽， 其中所述第一層電介質的孔隙率小於20%，而所述第二層電介質的孔隙率大於20%。
2.根據權利要求1所述的方法，其中，在沉積所述犧牲層之前蝕刻所述通孔穿過所述第一介電層。
3.根據權利要求2所述的方法，其中: 沉積所述犧牲層用所述犧牲層的材料填充所述通孔；以及 在室中蝕刻所述溝槽並且在從該室`取出襯底之前通過在該室中進一步蝕刻從所述通孔去除所述犧牲層材料。
4.根據權利要求2所述的方法，其中，所述通孔的位置由用作蝕刻所述通孔的掩模的光刻膠決定。
5.根據權利要求1所述的方法，其中，通過非共形沉積工藝沉積所述第二介電層，在所述第二介電層中留下氣隙。
6.根據權利要求1所述的方法，其中，所述第一介電層的等效介電常數大於2.1且小於3.5，而所述第二介電層的等效介電常數小於2.1。
7.一種半導體器件製造工藝，包括: 提供半導體襯底； 通過前段工藝加工在所述襯底上形成柵極結構； 在所述柵極結構上方形成低k介電層； 圖案化通孔穿過所述低k介電層； 在所述低k介電層上方形成犧牲層； 圖案化溝槽穿過所述犧牲層； 用金屬填充所述通孔和所述溝槽； 去除所述犧牲層； 在所述低k介電層上方形成超低k介電層；以及 其中所述超低k介電層比所述低k介電層具有更低的介電常數。
8.一種包括雙鑲嵌金屬互連結構的半導體器件，包括: 所述雙鑲嵌結構的第一層，包括位於第一電介質區域中的金屬填充的通孔；以及 所述雙鑲嵌結構的第二層，包括位於第二電介質區域中的金屬填充的溝槽； 其中所述雙鑲嵌結構的特徵還在於在所述第一層和所述第二層之間無蝕刻終止層；以及 其中所述第二層包括氣隙，所述氣隙大幅減小該層的等效介電常數，而所述第一層不包括所述氣隙。
9.根據權利要求8所述的器件，其中，所述第二電介質無蝕刻損傷。
10.根據權利要求8所述的器件，其中: 所述第一電介質的孔隙率小於20%，而所述第二電介質的孔隙率大於20% ;以及所述第一電介質的等效介電常數大於2.1且小於3.5,而所述第二電介質的等效介電常數小於2.1。
【文檔編號】H01L23/522GK103515304SQ201210530680
【公開日】2014年1月15日 申請日期:2012年12月10日 優先權日:2012年6月19日
【發明者】辛書尼, 李忠儒, 包天一 申請人:臺灣積體電路製造股份有限公司