電荷俘獲非揮發半導體存儲器及其製造方法
2023-06-14 23:42:31 5
專利名稱：電荷俘獲非揮發半導體存儲器及其製造方法
技術領域：
本發明涉及一種非揮發存儲器，尤其涉及一種電荷俘獲非揮發半導體存儲器及其 製備方法。
背景技術：
非揮發存儲器(Non-volatile memory)由於具有低功耗、小體積、高密度、可重複 擦寫等特性，在移動通信、數據終端、多媒體、消費類電子及國防電子裝備等領域具有廣泛 的應用。非揮發存儲器主要包括浮柵(Floating Gate)非揮發半導體存儲器和電荷俘獲 (Charge Trapping)非揮發半導體存儲器。浮柵非揮發半導體存儲器是利用多晶矽形成浮柵，並 且電荷存儲在浮柵中，因此如果上述多晶矽中存在任何缺陷，則電荷保留時間將顯著降低。相 反，電荷俘獲非揮發半導體存儲器是使用氮化物層代替上述多晶矽，電荷存儲在氮化物層中， 因此對缺陷的敏感性相對較低。此外，相較於浮柵非揮發半導體存儲器，電荷俘獲非揮發半導 體存儲器具有更好的可縮微性。另外，電荷俘獲非揮發半導體存儲器還具有分立的存儲介質、 較薄有隧穿氧化層、良好的數據保持特性以及完全與微電子工藝兼容等優點。因此，目前電荷 俘獲非揮發半導體存儲器被認為在30納米以下將逐漸取代浮柵非揮發半導體存儲器。一般而言，電荷俘獲非揮發半導體存儲器的編程和擦除技術來源於溝道熱電 子發射(Channel Hot-Election Injection)與溝道熱空穴發射(ChannelHot-Hole Injection)。電荷俘獲非揮發半導體存儲器的編程(Program)是通過傳統的溝道熱電子發 射在漏端附近完成的，而擦除(Erase)則是通過溝道熱空穴發射在漏端附近完成的。目前， 電荷俘獲非揮發半導體存儲器的源極和漏極同為P-N結結構。然而隨著器件的尺寸越來越小，上述電荷俘獲非揮發半導體存儲器的溝道長度也 相應不斷地縮短。為了產生充足的漏端熱空穴注入，源極和漏極同為P-N結結構這一特徵 導致編程電壓很難被縮小，熱電子注入效率低，編程速度慢，功耗較大。
發明內容
針對上述電荷俘獲非揮發半導體存儲器存在的問題，有必要提供一種編程電壓 低、編程速度快、功耗較低及可靠性較高的電荷俘獲非揮發半導體存儲器。同時，也有必要提供一種上述非揮發半導體存儲器製備方法。一種電荷俘獲非揮發半導體存儲器，其包括一半導體襯底、一源極區域、一漏極區 域、依次形成在所述半導體襯底上的一隧道絕緣層、一電荷俘獲層、一阻擋絕緣層和一柵電 極。所述漏極區域包括P-N結，所述源極區域包括金屬鈦、鈷、鎳、鉬中任意一種或者其混合 物與半導體襯底形成的金屬半導體結。優選地，所述電荷俘獲非揮發半導體存儲器進一步包括一形成在所述柵電極上的
第一金屬層。優選地，所述電荷俘獲非揮發半導體存儲器進一步包括一形成在所述第一金屬層上的硬掩膜層。優選地，所述半導體襯底具有一漏極區域及一源極區域，所述隧道絕緣層、電荷俘 獲層、阻擋絕緣層、柵電極、第一金屬層及硬掩膜層依次形成在上述半導體襯底上除上述源 極區域和上述漏極區域以外的區域。優選地，所述電荷俘獲非揮發半導體存儲器進一步包括側牆，所述半導體襯底上 對應上述漏極區域和上述源極區域的空間分別形成第一開口及第二開口，所述側牆分別形 成在上述兩個開口內，並且分別位於上述隧道絕緣層至硬掩膜層的側邊。優選地，所述第一金屬層是金屬鎢層或者金屬矽化鎢層。一種電荷俘獲非揮發半導體存儲器的製造方法，其包括如下步驟提供一半導體 襯底，在所述半導體襯底上依次形成一隧道絕緣層、一電荷俘獲層、一阻擋絕緣層、一柵電 極、一第一金屬層及一硬掩膜層；依次刻蝕所述硬掩膜層、所述第一金屬層、所述柵電極、所 述阻擋絕緣層、所述電荷俘獲層及所述隧道絕緣層，形成對應於漏極區域的第一開口及一 對應於源極區域的第二開 口，所述兩個開口都暴露出所述半導體襯底；形成一第一介質層， 刻蝕所述第一介質層並保留所述第二開口內的第一介質層；向所述半導體襯底中注入離 子，使漏極區域形成P-N結；去除剩餘第一介質層，形成側牆，所述側牆分別位於上述第一、 第二開口內，並且位於所述隧道絕緣層至硬掩膜層的兩側；形成一第二金屬層，所述第二金 屬層包括金屬鈦層、鈷層、鎳層、鉬層中任意一種或者其混合物並與半導體襯底反應，使源 極區域形成相應的金屬半導體結。優選地，所述第一開口的寬度大於所述第二開口的寬度。優選地，所述第一介質層的厚度大於所述第二開口的寬度的一半，並且小於所述 第一開口的寬度的一半。優選地，所述第一介質層為二氧化矽層、氮化矽層或兩者的混合層。優選地，所述半導體襯底是P型襯底，注入的離子是N型離子。優選地，形成上述側牆的步驟包括沉積一第二介質層，刻蝕掉部分所述第二介質 層，保留上述第一、第二開口的兩側的第二介質層，保留下來的第二介質層即為所述側牆。優選地，利用退火工藝使所述第二金屬層與所述第二開口內的半導體襯底發生反 應而形成金屬矽化物，所述金屬矽化物與所述第二開口對應的源極區域的半導體襯底接觸 形成金屬半導體結。優選地，所述製造方法進一步包括去除未與所述半導體襯底反應的第一金屬層。本發明製造方法製造的電荷俘獲非揮發半導體存儲器的漏極區域和源極區域的 半導體結分別為P-N結和肖特基結。所述肖特基結構由金屬鈦、鈷、鎳、鉬中任意一種或者 其混合物與半導體襯底形成。所述肖特基結需要比較低的電子勢壘高度，才能更有效的完 成源極區域熱電子注入編程模式。因此，在使用上述電荷俘獲非揮發半導體存儲器時，只需 在較低的柵極電壓和較低的漏極電壓下就可以在源極區域產生特定熱電子，熱電子注入效 率高、編程電壓低、編程速度快且功耗低。另外，上述電荷俘獲非揮發半導體存儲器的不對 稱源極、漏極結構，能夠減少漏極的反向二極體洩漏電流，器件可靠性高。
圖1是本發明電荷俘獲非揮發半導體存儲器的截面示意圖。
圖2是圖1所示電荷俘獲非揮發半導體存儲器一較佳實施方式的製備方法流程圖。圖3至圖13是圖1所示電荷俘獲非揮發半導體存儲器的製造方法的各主要步驟的截面示意圖。
具體實施例方式請參閱圖1，圖1是本發明電荷俘獲非揮發半導體存儲器的截面示意圖。所述電荷俘獲非揮發半導體存儲器10包括一半導體襯底11、一隧道絕緣層12、一電荷俘獲層13、一 阻擋絕緣層14、一柵電極15、一第一金屬層16、一硬掩膜層17及側牆18。上述半導體襯底 11表面具有一漏極區域110及一源極區域111。上述隧道絕緣層12、電荷俘獲層13、阻擋 絕緣層14、柵電極15、第一金屬層16及硬掩膜層17依次形成在上述半導體襯底11上除上 述漏極區域110和上述源極區域111以外的區域。上述半導體襯底11上對應上述漏極區域110和上述源極區域111的空間分別形成一第一開口 112及一第二開口 113。上述側牆18形成在上述第一、第二開口 112、113內， 並且分別位於上述隧道絕緣層12至硬掩膜層17的側邊。上述漏極區域110包括一接觸孔 (未標示)，其內填充有金屬並和位線(Bitline)連接。上述柵電極15和上述第一金屬層 16 一起形成字線(Wordline)(未標示)。請參閱圖2至圖13，圖2是所述電荷俘獲非揮發半導體存儲器10的製造方法一較 佳實施方式的流程圖。圖3至圖13是圖1所示電荷俘獲非揮發半導體存儲器10的製造方 法的各主要步驟的截面示意圖。所述電荷俘獲非揮發半導體存儲器10的製造方法包括如 下步驟步驟Sl，請參閱圖3，提供一半導體襯底11，在上述半導體襯底11上依序形成一隧道絕緣層12、一電荷俘獲層13、一阻擋絕緣層14及一柵電極15。上述多層結構從所述半導 體襯底11至所述柵電極15的結構為一多晶矽-氧化物_氮化物_氧化物_多晶矽半導體 (Silicon-Oxide-Nitride-Oxide-Silicon, S0N0S)結構(未標示)。上述半導體襯底 11 可 以是P型半導體襯底。上述隧道絕緣層12和阻擋絕緣層14可以採用二氧化矽(Si02)形 成。上述電荷俘獲層13可以採用氮化矽(Si3N4)形成。上述柵電極15可以為一多晶矽層。上述隧道絕緣層12可以通過溼氧化法或自由基氧化法形成。上述電荷俘獲層13和阻擋絕緣層14可以通過原子層沉積法(ALD)、等離子增強ALD法(PE-ALD)或化學氣相沉 積法(CVD)然後實施快速熱退火(RTA)而形成。步驟S2，請參閱圖4，在上述柵電極15的表面上依次形成一第一金屬層16和一硬掩膜層17。上述第一金屬層可以是金屬鎢層或者金屬矽化鎢層。上述硬掩膜層17可以為 二氧化矽層或氧化矽層。步驟S3，對上述硬掩膜層17進行光刻，之後對SONOS結構以及第一金屬層16和硬掩膜層17進行刻蝕直至上述半導體襯底11暴露出來為止，從而形成圖5所示的一第一開 口 112和一第二開口 113。第一開口 112的寬度Ll大於第二開口 113的寬度L2。步驟S4，請參閱圖6，在上述掩膜層17及暴露的半導體襯底11表面沉積一第一介質層19，上述第一介質層19為二氧化矽層、氮化矽層或兩者的混合層。上述第一介質層19 的厚度大於L2/2，並且小於L1/2。因此，上述第一開口 112未被完全填充，上述第二開口113被完全填充。步驟S5，請參閱圖7，利用各向異性幹法刻蝕上述第一介質層19，將覆蓋在所述硬 掩膜層17及所述第一開口 112所對應的襯底11上的第一介質層19刻蝕掉，保留上述第一 開口 112內側的第一介質層19和上述第二開口 113內的第一介質層19。步驟S6，請參閱圖8，在具有硬掩膜層17及第一介質層19的半導體襯底上11注 入N型雜質離子，並採用退火工藝在第一開口 112對應的漏極區域110形成P-N結。上述 N型雜質可為磷(P)、砷(As)等。步驟S7，請參閱圖9，利用各向異性幹法刻蝕掉剩餘的第一介質層19，同時上述硬 掩膜層17也變薄。步驟S8，請參閱圖10，在圖9所示的半導體襯底11及硬掩膜層17上沉積一第二 介質層21。上述第二介質層21可為二氧化矽層、氮化矽層或兩者的混合層。上述第二介質 層21的厚度小於L2/2。步驟S9，利用各向異性幹法刻蝕掉硬掩膜層17表面的第二介質層21及上述半導 體襯底11表面的部分第二介質層21，保留上述第一、第二開口 112、113的內側壁的第二介 質層21，從而形成圖11所示的側牆。步驟S10，請參閱圖12，在圖11所示的半導體襯底11上沉積一第二金屬層22，並 利用退火工藝，使上述第二金屬層22與兩個開口 112、113內的半導體襯底11發生反應而 形成金屬矽化物。上述第二金屬層22可為鈦層、鈷層、鎳層、鉬層或者其混合層。金屬矽化 物與第二開口 113對應的源極區域111的半導體襯底11接觸形成圖13所示的金屬半導體 結(肖特基結)，而上述漏極區域110的半導體結是一個P-N結。步驟Sl 1，請再次參閱圖13，利用溼法刻蝕，除去未反應的第二金屬層22，並沉積 一第三介質層(圖未示)，在上述第二開口區域形成接觸孔(圖未示)，在上述接觸孔內填 充金屬(圖未示)，並和後續形成的位線(Bitline)相連接。最後，所述柵電極15和所述第 一金屬層16共同形成字線(圖未示)，便形成了所述電荷俘獲非揮發半導體存儲器10。另 外，由於所述第一金屬層16電阻率比所述柵電極15低，所以所述字線主要由所述柵電極15 形成。(字線的描述怎麼沒有了？另外上一個「浮柵」的專利描述了字線，但文字描述和圖 畫都不是非常恰當包括多晶矽層和金屬層的柵電極同時兼為存儲器單元陣列的字線！圖 14中把字線畫在最上面的絕緣層上面不恰當。)本發明製備方法製造的電荷俘獲非揮發半導體存儲器10的漏極區域110和源極 區域111的半導體結分別為P-N結和肖特基結。所述肖特基結構由金屬鈦、鈷、鎳、鉬中任 意一種或者其混合物與半導體襯底形成。所述肖特基結需要比較低的電子勢壘高度，才能 更有效的完成源極區域熱電子注入編程模式。因此，在使用上述電荷俘獲非揮發半導體存 儲器10時，只需在較低的柵極電壓和較低的漏極電壓下就可以在源極區域111產生特定熱 電子，熱電子注入效率高、編程電壓低、編程速度快且功耗低。另外，上述電荷俘獲非揮發半導體存儲器10的不對稱源極、漏極結構，能夠減少漏極的反向二極體洩漏電流，器件可靠性高。以上僅為本發明的優選實施案例而已，並不用於限制本發明，對於本領域的技術 人員來說，本發明可以有各種更改和變化。凡在本發明的精神和原則之內，所作的任何修 改、等同替換、改進等，均應包含在本發明的保護範圍之內。
權利要求
一種電荷俘獲非揮發半導體存儲器，其包括一半導體襯底、一源極區域、一漏極區域、依次形成在所述半導體襯底上的一隧道絕緣層、一電荷俘獲層、一阻擋絕緣層和一柵電極，所述漏極區域包括P-N結，其特徵在於所述源極區域包括金屬鈦、鈷、鎳、鉑中任意一種或者其混合物與半導體襯底形成的金屬半導體結。
2.根據權利要求1所述的電荷俘獲非揮發半導體存儲器，其特徵在於所述電荷俘獲 非揮發半導體存儲器進一步包括一形成在所述柵電極上的第一金屬層。
3.根據權利要求2所述的電荷俘獲非揮發半導體存儲器，其特徵在於所述電荷俘獲 非揮發半導體存儲器進一步包括一形成在所述第一金屬層上的硬掩膜層。
4.根據權利要求3所述的電荷俘獲非揮發半導體存儲器，其特徵在於所述半導體襯 底具有一漏極區域及一源極區域，所述隧道絕緣層、電荷俘獲層、阻擋絕緣層、柵電極、第一 金屬層及硬掩膜層依次形成在上述半導體襯底上除上述源極區域和上述漏極區域以外的 區域。
5.根據權利要求4所述的電荷俘獲非揮發半導體存儲器，其特徵在於所述電荷俘獲 非揮發半導體存儲器進一步包括側牆，所述半導體襯底上對應上述漏極區域和上述源極區 域的空間分別形成第一開口及第二開口，所述側牆分別形成在上述第一、第二開口內，並且 分別位於上述隧道絕緣層至硬掩膜層的側邊。
6.根據權利要求2所述的電荷俘獲非揮發半導體存儲器，其特徵在於所述第一金屬 層是金屬鎢層或者金屬矽化鎢層。
7 .一種電荷俘獲非揮發半導體存儲器的製造方法，其包括如下步驟提供一半導體襯底，在所述半導體襯底上依次形成一隧道絕緣層、一電荷俘獲層、一阻 擋絕緣層、一柵電極、一第一金屬層及一硬掩膜層；依次刻蝕所述硬掩膜層、所述第一金屬層、所述柵電極、所述阻擋絕緣層、所述電荷俘 獲層及所述隧道絕緣層，形成一對應於漏極區域的第一開口及一對應於源極區域的第二開 口，所述第一、第二開口都暴露出所述半導體襯底；形成一第一介質層，刻蝕所述第一介質層並保留所述第二開口內的第一介質層；向所述半導體襯底中注入離子，使漏極區域形成P-N結；去除剩餘第一介質層，形成側牆，所述側牆分別位於上述第一、第二開口內，並且位於 所述隧道絕緣層至硬掩膜層的兩側；形成一第二金屬層，所述第二金屬層包括金屬鈦層、鈷層、鎳層、鉬層中任意一種或者 其混合物並與半導體襯底反應，使源極區域形成相應的金屬半導體結。
8.根據權利要求7所述電荷俘獲非揮發半導體存儲器的製造方法，其特徵在於所述 第一開口的寬度大於所述第二開口的寬度。
9.根據權利要求8所述電荷俘獲非揮發半導體存儲器的製造方法，其特徵在於所述 第一介質層的厚度大於所述第二開口的寬度的一半，並且小於所述第一開口的寬度的一 半。
10.根據權利要求7所述電荷俘獲非揮發半導體存儲器的製造方法，其特徵在於所述 第一介質層為二氧化矽層、氮化矽層或兩者的混合層。
11.根據權利要求7所述電荷俘獲非揮發半導體存儲器的製造方法，其特徵在於所述 半導體襯底是P型襯底，注入的離子是N型離子。
12.根據權利要求7所述電荷俘獲非揮發半導體存儲器的製造方法，其特徵在於形成 上述側牆的步驟包括沉積一第二介質層，刻蝕掉部分所述第二介質層，保留上述兩個開口 的兩側的第二介質層，保留下來的第二介質層即為所述側牆。
13.根據權利要求7所述電荷俘獲非揮發半導體存儲器的製造方法，其特徵在於利用 退火工藝使所述第二金屬層與所述第二開口內的半導體襯底發生反應而形成金屬矽化物， 所述金屬矽化物與所述第二開口對應的源極區域的半導體襯底接觸形成金屬半導體結。
14.根據權利要求13所述電荷俘獲非揮發半導體存儲器的製造方法，其特徵在於所 述製造方法進一步包括去除未與所述半導體襯底反應的第二金屬層。
全文摘要
本發明提供一種電荷俘獲非揮發半導體存儲器及其製造方法。所述電荷俘獲非揮發半導體存儲器包括一半導體襯底、一源極區域、一漏極區域、依次形成在所述半導體襯底上的一隧道絕緣層、一電荷俘獲層、一阻擋絕緣層和一柵電極。所述漏極區域包括P-N結，所述源極區域包括金屬鈦、鈷、鎳、鉑中任意一種或者其混合物與半導體襯底形成的金屬半導體結。本發明電荷俘獲非揮發半導體存儲器的編程電壓低、編程速度快、功耗較低、可靠性較高。
文檔編號H01L29/792GK101800251SQ20101010343
公開日2010年8月11日 申請日期2010年1月29日 優先權日2010年1月29日
發明者吳東平, 張世理 申請人:復旦大學