一種nldmos防靜電保護管的製作方法
2023-06-15 11:08:11
一種nldmos防靜電保護管的製作方法
【專利摘要】本發明公開了一種NLDMOS防靜電保護管，P型襯底材料片上設置有N型埋層，並生長有P型外延層，N型埋層的兩端分別設置有深N阱，N型埋層的上方設置有深P阱，深N阱和深P阱的上方設置有六個場區，場區之間的間隔依次為第一有源區、第二有源區、第三有源區、第四有源區、第五有源區；第二、第四有源區下方設置有淺P阱，且在淺P阱中設置有N+注入擴散區和P+注入擴散區；第一、第五有源區下方設置有N+注入擴散區；第三有源區下方設置有注入擴散區和淺N阱。本發明極大地提高了電路的抗靜電能力，從而提高了電路的可靠性；同時又不至於增加工藝過程，提高了集成電路的競爭力。
【專利說明】一種NLDMOS防靜電保護管
【技術領域】
[0001]本發明涉及一種防靜電保護器件，特別是涉及一種專門為集成電路內部的元器件提供有效防靜電保護的靜電放電(Electro-static Discharge,ESD)保護器件,屬於半導體【技術領域】。
【背景技術】
[0002]所謂靜電放電(ESD)，是指由於摩擦、感應等原因而帶有不同電勢的兩物體相互接觸或靠近時產生電流或能量瞬間轉移的過程。在集成電路製造、封裝、運輸、裝配等過程中，不可避免的都會受到ESD衝擊的影響，甚至導致失效。根據歷年的報告數據，ESD問題隨著集成電路向小線寬、高集成度的先進工藝發展，越發成為一個不容忽視的問題。通常情況下，ESD問題對IC或器件的影響主要表現在兩個方面:一方面產生高電壓造成電路中器件結擊穿、柵氧或絕緣介質的電擊穿；另一方面產生大電流，由於局部大電流，導致熱點集中，引起器件矽熔化、金屬互連線熔化或斷裂等。一般民用要求中，規定晶片需承受2000V以上的人體放電模型(HBM)ESD脈衝。1998年統計表明，ESD損壞集成電路或器件的比例高達60%?70%，在更先進的工藝中，損壞比例可能達到90%。為降低ESD導致的集成電路行業損失，各種靜電防護手段被廣泛應用在生產、運輸、裝配等環節，各種片上ESD防護結構也被發展起來，晶片ESD防護能力開始逐漸提高。
[0003]然而，隨著先進工藝和技術的應用，以及電路特徵尺寸的減小，ESD引起的損失正在逐漸加劇。因此，深入研究ESD現象，並制定高水平的ESD保護電路對加快電路設計和經濟發展都具有十分重要的現實意義。橫向雙擴散MOS管(LDMOS)等高壓功率集成電路是國家重要的支撐科技，與能源、環保、通訊、生命科學、材料和交通等關鍵性的科技領域息息相關。功率集成電路的設計水平直接決定著一個國家在電源管理、綠色照明和電機控制等領域的核心競爭力。LDMOS等高壓功率集成電路的ESD防護能力，對於系統的穩定性和可靠性起到了至關重要的作用。因此研究高壓功率集成電路ESD防護器件工作機理、優化器件ESD防護能力、設計合理的ESD保護方案，對縮短高壓功率集成電路設計周期和縮減設計成本有十分重要的現實意義。
[0004]LDMOS在小功率集成電路設計中被廣泛用作輸出級的驅動，由於尺寸較小使它的ESD可靠性和提高ESD能力一直都是強大的挑戰。相比常規低壓ESD防護，LDMOS等高壓ESD防護器件具有更高的設計難度:(I)為優化器件ESD防護性能，往往需要對器件結構參數進行調整。但在改善電流路徑、溫度分布等影響器件ESD性能的參數時，往往又會改變器件本身的擊穿電壓。為保證電路正常工作，在進行高壓ESD防護設計時，一般需在滿足擊穿電壓不變的前提下進行，這大大限制了結構參數調整的內容和範圍。(2)ESD應力下功耗過大造成電流洩放能力低下。功耗定義為電壓與電流的乘積，作為高壓ESD防護器件，其洩放電壓往往較高，ESD應力下的功耗隨之大大增加。相比低壓ESD防護器件，高壓器件體內自熱效應更加嚴重，更易發生二次擊穿，從而降低其電流洩放能力。(3)常規LDMOS管做ESD保護時，內部寄生NPN啟動時的觸發電壓較高，以至於大於二次擊穿電壓。這樣就會導致LDMOS多根指條的不均勻導通，真正實現洩放ESD能量的可能只是其中I根指條，從而嚴重限制了 LDMOS的ESD能力。基於以上幾點，用LDMOS做高壓ESD防護器件時，如何提高其對ESD的洩放能力，一直是困擾各圓片廠家及電路設計公司的難題。
【發明內容】
[0005]本發明所要解決的技術問題是:提供一種NLDMOS防靜電保護管，提高對ESD的洩放能力，有效的保護內部電路。
[0006]本發明為解決上述技術問題採用以下技術方案:
一種NLDMOS防靜電保護管，P型襯底材料片上設置有N型埋層，N型埋層上設置有深P阱，N型埋層的兩端分別設置有深N阱；所述深N阱和深P阱的上方從左至右設置有第一?第六場區，且第一、第二場區之間的間隔為第一有源區，第二、第三場區之間的間隔為第二有源區，第三、第四場區之間的間隔為第三有源區，第四、第五場區之間的間隔為第四有源區，第五、第六場區之間的間隔為第五有源區；所述第一?第六場區上設置有場氧化層，並在場氧化層和第一、第三、第五有源區的上方覆蓋氧化層；所述第二、第四有源區下方設置有淺P阱，且在淺P阱中對稱設置有N+注入擴散區和P+注入擴散區；所述第二、第四有源區的上表面均依次設置有柵氧化層、多晶矽和氧化層；所述第一、第五有源區下方設置有N+注入擴散區；所述第三有源區下方設置有淺N阱，淺N阱中設有注入擴散區，所述注入擴散區為N+注入擴散區或者從左到右依次為N+注入擴散區、P+注入擴散區和N+注入擴散區。
[0007]優選的，所述場氧化層的厚度為5000 A0
[0008]優選的，所述氧化層的厚度為7000?10000 A0
[0009]優選的，所述柵氧化層的厚度為120?140 A。
[0010]優選的，所述多晶矽的厚度為2000?3000 A0
[0011]本發明採用以上技術方案與現有技術相比，具有以下技術效果:
1、常規NLDMOS的ESD結構中，漏極場氧下有N型漂移區，其和漏極淺N阱相交疊。當在漏極對源極加正ESD脈衝時，漏極N型漂移區和襯底P阱的擊穿電壓較高，也就是NLDMOS體內的寄生NPN管被打開的觸發電壓較高，一般達70?80V。這樣很容易造成在NLDMOSESD保護管起作用前，內部電路元器件已經損壞。本發明提出的防靜電保護管，在NLDMOS的漏極場氧下，均已去除了 N型漂移區。當在漏極對源極加正ESD脈衝時，NLDMOS擊穿電壓由漏極淺N阱濃度決定。為兼顧NLDMOS導通電阻，漏極淺N阱濃度較濃，因此其和襯底P阱的擊穿電壓較低，也就是NLDMOS體內的寄生NPN管被打開的觸發電壓較低，一般為50?60V，而電路內部元器件耐壓為60?70V，這樣就在內部元器件被ESD損壞前起到了很好保護。
[0012]2、常規NLDMOS的ESD結構中，漏極N型漂移區與源極N+注入擴散層間距較近，造成表面橫向寄生NPN放大倍數較大，遠大於體內由N型埋層和源極N+注入層形成的縱向寄生NPN放大倍數。當在漏極對源極加正ESD脈衝時，ESD能量主要通過表面橫向寄生NPN管進行洩放，體內縱向寄生NPN管洩放的很少。這樣就造成了 ESD電流在NLDMOS管表面集中現象，從而易使NLDMOS保護管局部發熱並損壞，這也正是NLDMOS抗靜電能力差的原因之一。本發明提出防靜電保護管，由於去除了漏極N型漂移區，因此表面的橫向寄生NPN管由漏極淺N阱和襯底P阱及源極N+形成。由於漏極淺N阱到源極N+注入層較遠，與N型埋層到源極N+注入層的距離接近，因此表面橫向寄生NPN的放大倍數和體內縱向寄生NPN管接近。當在漏極對源極加正ESD脈衝時，ESD電流通過表面橫向寄生NPN管和體內縱向NPN管均勻洩放。這樣，就避免了局部電流集中現象，從而可以洩放更多的ESD電流，極大提高了抗靜電能力。經過ESD測試，常規結構洩放的最大ESD電流為1.1安培；本發明提出的柵接地型NLDMOS防靜電結構為1.9安培，可控矽型NLDMOS由於其較低的保持電壓，可達4.5安培。
【專利附圖】
【附圖說明】
[0013]圖1是常規柵接地型NLDMOS防靜電保護管縱向結構。
[0014]圖2是本發明的柵接地型NLDMOS防靜電保護管縱向結構。
[0015]圖3是常規可控矽型NLDMOS防靜電保護管縱向結構。
[0016]圖4是本發明的可控矽型NLDMOS防靜電保護管縱向結構。
[0017]其中:I—P型襯底，2—N型埋層，3—深N講，4一深P講，5—第一有源區，6—第二有源區，7—第三有源區，8—第四有源區，9—第五有源區，10—場區，11—N+注入擴散區，12—淺N講，13—淺P講，14—P+注入擴散區，15—多晶矽，16—N型漂移區。
【具體實施方式】
[0018]下面詳細描述本發明的實施方式，所述實施方式的示例在附圖中示出，其中自始至終相同或類似的標號表示相同或類似的元件或具有相同或類似功能的元件。下面通過參考附圖描述的實施方式是示例性的，僅用於解釋本發明，而不能解釋為對本發明的限制。
[0019]本發明為了解決NLDMOS抗靜電能力較差的問題，提供了兩種有效的靜電放電靜電保護電路，分別是柵接地型和可控矽型，極大提高了電路的抗靜電能力，從而提高了電路的可靠性；同時又不至於增加工藝過程，提高了集成電路的競爭力。
[0020]如圖1所示，為常規柵接地型NLDMOS防靜電保護管縱向結構。如圖2所示，為本發明的柵接地型NLDMOS防靜電保護管縱向結構，在P型襯底I材料片上，設置N型埋層2，並生長P型外延層。所述N型埋層2的兩端分別設置深N阱3，深N阱3從P型外延層表面向下擴散4飛um，與N型埋層2對通，將其內部的深P阱4和下面的P型襯底I隔離開，形成隔離結構。在P型外延層上間隔設置深N阱3和深P阱4，並依次間隔設置第一有源區5、第二有源區6、第三有源區7、第四有源區8、第五有源區9。在每個有源區之間設置場區10，作為有源區之間的隔離。場區10上設置5000A厚的場氧化層，在所有場氧化層和有源區的上方，設置覆蓋整個圓片表面的7000?10000 A的氧化層，稱之為多層氧化層，多晶矽15正上方的氧化層最薄，有源區正上方的氧化層最厚；多層氧化層分別在漏極、源極、背柵處的相應位置被去除，形成數個接觸孔；在第三有源區7下方設置N+注入擴散區11和淺N阱12，通過接觸孔和金屬布線作為NLDMOS漏極的引出端；在第二、第四有源區下方設置淺P阱13，作為NLDMOS的背柵，在淺P阱13內，還分別設置N+注入擴散區11和P+注入擴散區14，其中該N+注入擴散區和以上漏極的N+注入擴散區是同時作業的。該N+注入擴散區通過接觸孔和金屬布線作為NLDMOS源極的引出端；該P+注入擴散區通過接觸孔和金屬布線作為NLDMOS背柵的引出端；在第二、第四有源區的上表面，設置一層很薄的氧化層，厚度為120?140A，作為NLDMOS的柵氧化層，在柵氧化層的上方設置一層多晶矽15，厚度為2000?3000A，作為NLDMOS的柵極。柵極通過金屬布線和所述第二、第四有源區內的源極弓I出端、背柵引出端相連接，並設置成公共引出端A。在第一、第五有源區下方分別設置N+注入擴散區11，該N+注入擴散區和以上漏極的N+注入擴散區是同時作業的，通過接觸孔和金屬布線作為深N阱的引出端，並通過金屬布線和以上漏極相連接，設置成公共引出端B。
[0021]如圖3所示，為常規可控矽型NLDMOS防靜電保護管縱向結構。如圖4所示，為本發明的可控矽型NLDMOS防靜電保護管縱向結構，在P型襯底I材料片上，設置N型埋層2，並生長P型外延層。所述N型埋層2的兩端分別設置深N阱3，深N阱3從P型外延層表面向下擴散4飛?，與N型埋層2對通，將其內部的深P阱4和下面的P型襯底I隔離開，形成隔離結構。在P型外延層上間隔設置深N阱3和深P阱4，並依次間隔設置第一有源區5、第二有源區6、第三有源區7、第四有源區8、第五有源區9。在每個有源區之間設置場區10，作為有源區之間的隔離。場區10上設置5000A厚的場氧化層，在所有場氧化層和有源區的上方，設置覆蓋整個圓片表面的7000?10000 A的氧化層，稱之為多層氧化層，多晶矽15正上方的氧化層最薄，有源區正上方的氧化層最厚；所述多層氧化層分別在漏極、源極、背柵處的相應位置被去除，形成數個接觸孔；在所述第三有源區下方靠近場區設置兩個N+注入擴散區11，在N+注入擴散區之間設置P+注入擴散區14，並在第三有源區整個區域內設置淺N阱12。N+注入擴散區11和P+注入擴散區14通過接觸孔和金屬布線互相連接，作為NLDMOS漏極的引出端；在所述第二、第四有源區下方設置淺P阱13，作為NLDMOS的背柵，在淺P阱13內，還分別設置N+注入擴散區11和P+注入擴散區14，其中該N+注入擴散區和P+注入擴散區同以上漏極的N+注入擴散區和P+注入擴散區是同時作業的。該N+注入擴散區通過接觸孔和金屬布線作為NLDMOS源極的引出端；該P+注入擴散區通過接觸孔和金屬布線作為NLDMOS背柵的引出端；在第二、第四有源區的上表面，設置一層很薄的氧化層，厚度為120?140A，作為NLDMOS的柵氧化層，在柵氧化層的上方設置一層多晶矽16，厚度為2000?3000A，作為NLDMOS的柵極。柵極通過金屬布線和所述第二、第四有源區內的源極引出端、背柵引出端相連接，並設置成公共引出端A。在所述第一、第五有源區下方分別設置N+注入擴散區11，該N+注入擴散區和以上漏極的N+注入擴散區是同時作業的，通過接觸孔和金屬布線作為深N阱的引出端，並通過金屬布線和以上漏極相連接，設置成公共弓丨出端B。該可控矽型NLDMOS防靜電保護管結構與前述柵接地型NLDMOS防靜電保護管結構，僅在器件漏極結構及金屬布線連接上有差異。
[0022]結合圖2和圖4所示的器件結構可知，本發明NLDMOS防靜電保護管的基本工作原理分別如下:
柵接地型NLDMOS防靜電保護管結構原理:當從圖中的B端到A端加正ESD脈衝時，漏極淺N阱和深P阱形成的反偏PN結被擊穿，產生的空穴電流經過深P阱、淺P阱，並由淺P阱內的P+注入擴散區流至A端。隨著ESD電壓的增大，流經淺P阱的電流也加大，淺P阱的電位逐漸提高，當電位大於0.7V時，淺P阱和源極N+注入擴散區形成的正向PN結導通。自此，NLDMOS管體內由漏極淺N講、深P阱(包括淺P阱)、源極N+構成的寄生NPN管被打開了，可以進行洩放ESD電流；當從A端到B端加正ESD脈衝時，由P阱(包括淺P阱)和漏極淺N阱構成的正向PN結導通，進行ESD能量的洩放。由此可見，該柵接地型NLDMOS防靜電保護管結構可以對電路內部元器件起到很好的保護。
[0023]可控矽型NLDMOS防靜電保護管結構原理:在該NLDMOS管內部，存在2個寄生管——寄生NPN和寄生PNP。寄生NPN由漏極淺N阱、深P阱(包括淺P阱)和源極N+形成；寄生PNP管由漏極P+、漏極淺N阱和P阱(包括淺P阱)構成。該2個寄生管形成可控矽結構。當從圖中的B端到A端加正ESD脈衝時，寄生NPN管首先被打開(打開過程同上述柵接地型NLDM0S)，打開後有電流流過漏極淺N講，使淺N阱各處電位不等。當漏極P+和淺N阱的電壓差大於0.7V時，寄生PNP導通，進一步給寄生NPN提供驅動。寄生NPN又進一步為寄生PNP提供驅動，在這種正反饋作用下，可控矽被觸發，進行洩放ESD電流；眾所周知，可控矽的洩放電流能力極強。當從A端到B端加正ESD脈衝時，由深P阱(包括淺P阱)和漏極淺N阱構成的正向PN結導通，進行ESD能量的洩放。由此可見，該可控矽型NLDMOS防靜電保護管結構可以對電路內部元器件起到很好的保護。
[0024]以上實施例僅為說明本發明的技術思想，不能以此限定本發明的保護範圍，凡是按照本發明提出的技術思想，在技術方案基礎上所做的任何改動，均落入本發明保護範圍之內。
【權利要求】
1.一種NLDMOS防靜電保護管，其特徵在於:P型襯底材料片上設置有N型埋層，N型埋層上設置有深P阱，N型埋層的兩端分別設置有深N阱；所述深N阱和深P阱的上方從左至右設置有第一?第六場區，且第一、第二場區之間的間隔為第一有源區，第二、第三場區之間的間隔為第二有源區，第三、第四場區之間的間隔為第三有源區，第四、第五場區之間的間隔為第四有源區，第五、第六場區之間的間隔為第五有源區；所述第一?第六場區上設置有場氧化層，並在場氧化層和第一、第三、第五有源區的上方覆蓋氧化層；所述第二、第四有源區下方設置有淺P阱，且在淺P阱中對稱設置有N+注入擴散區和P+注入擴散區；所述第二、第四有源區的上表面均依次設置有柵氧化層、多晶矽和氧化層；所述第一、第五有源區下方設置有N+注入擴散區；所述第三有源區下方設置有淺N阱，淺N阱中設有注入擴散區，所述注入擴散區為N+注入擴散區或者從左到右依次為N+注入擴散區、P+注入擴散區和N+注入擴散區。
2.如權利要求1所述NLDMOS防靜電保護管，其特徵在於:所述場氧化層的厚度為5000A0
3.如權利要求1所述NLDMOS防靜電保護管，其特徵在於:所述氧化層的厚度為7000?10000 A0
4.如權利要求1所述NLDMOS防靜電保護管，其特徵在於:所述柵氧化層的厚度為120 ?140 A0
5.如權利要求1所述NLDMOS防靜電保護管，其特徵在於:所述多晶矽的厚度為2000?.3000 A0
【文檔編號】H01L27/02GK104409454SQ201410625405
【公開日】2015年3月11日 申請日期:2014年11月10日 優先權日:2014年11月10日
【發明者】朱偉民, 鄧曉軍 申請人:無錫友達電子有限公司