半導體封裝結構及其製造方法

2023-06-15 06:00:56

專利名稱：半導體封裝結構及其製造方法
技術領域：
本發明涉及一種半導體封裝結構及一種製造該半導體封裝結構的方法。具體而 言，本發明涉及一種包含多個晶片的半導體封裝結構，這些晶片是垂直疊層並利用超聲波 接合(ultrasonic bonding)方法透過直通矽晶栓塞(throughsilicon plugs)達成電性互 連及電性連接至一基板單元。此外，可設置測試墊(testpad)於該基板單元或晶片上，以利 於製程控制。
背景技術：
高階半導體封裝的趨勢是朝構裝型式小型化、同時提高電性效能發展。這使得工 業產品及消費產品變得日益快速、廉價和小巧。一常見實例是利用已知材料及組裝製程將 多個存儲器晶片疊層於一半導體封裝體中，並測試所得的多晶片式封裝體。通常，各疊層芯 片與基板間的電性連接系透過打線接合達成(wire bonding) 0也可疊層不同類型的晶片， 但代價是電性複雜度、熱傳複雜度及機械特性複雜度升高，以及因封裝體內的系統層階復 雜度增大而難以達到高的封裝良率(yield)。直通矽晶穿孔(through silicon vias ;TSV)，或更確切而言，直通矽晶栓塞 (through silicon plugs ;TSP)，為用以在高階半導體封裝中提高集成度及縮小構裝型式/ 形體因數(form factor)的一常用替代方法。顧名思義，半導體裝置的背面與正面的電性 連接使得以往僅有一個晶片的封裝體中可垂直地組裝多個晶片。因此，可將更多半導體裝 置整合成一更小的構裝形體。此外，也可將不同類型的半導體晶片整合於一單一封裝體中， 以形成所謂的系統級封裝(system in a package ；SIP) 0無論使用何種方法，封裝體在印 刷電路板(printedcircuit board ；PCB)上的佔用面積(footprint)皆是縮小的，此又會降 低最終產品成本。最後，因基板上的一個接點可供應多個晶片，是故利用直通矽晶栓塞互連 各晶片可減少基板所需的電性接點數量，此亦有助於簡化組裝製程和提高良率。直通矽晶栓塞的應用也符合高效能所需的更嚴格的傳訊(signaling)要求。直通 矽晶栓塞可就其材料、形狀及尺寸作相關設計，藉以提供疊層晶片之間以及封裝體內的電 性連接高導電率及低電感量，俾利於有效地傳遞功率及提高信號品質。此外，利用直通矽晶 栓塞結構可減少使用複雜打線接合的需要，因在疊層式封裝體的批量生產中，各該晶片無 需如目前的存儲器裝置一般單獨電性連接至基板。此外，因打線接合具有降低信號品質的 電感特性，尤其是在高頻下，故不使用打線接合可提高在一給定頻率下的信號品質。或者， 於日趨變小和變快的半導體裝置及封裝體中，透過消除寄生電感，使信號品質得以提升，因 而可達到更高頻率的傳輸。通常，高效能、小形體因數的封裝體製造成本高昂。當考慮使用直通矽晶栓塞於一 個封裝體內形成三維半導體裝置時，尤其如此。舉例而言，現有不同的競爭方法可供用於構 建利用直通矽晶栓塞的疊層晶片。例如所謂的晶片對晶片(chip on chip ；CoC)方法，其中 將經測試及單分(singulated)的多個晶片排列成一疊層配置。或者，晶圓對晶圓(wafer to wafer ；ffoff)方案，此方案設想在單分之前以晶圓形式疊層晶片，但其存在預期的良率損失，如相應晶圓上的良好晶片與壞晶片垂直疊層的可能。再一種方法是在晶圓上預先識別 出的良好晶片的位置上分別疊層單分的晶片(chip-on-wafer ；CoW)。各該方法的實施皆需要改變製程。基本上，直通矽晶穿孔/栓塞的製作方法及 位置等相關技術目前仍未明朗，舉凡等離子蝕刻(Plasma etching)到雷射鑽孔(laser drilling)技術等。某些製程可能較適合實施於製作集成電路的前端半導體製造廠，而其 它方法則可能較適合實施於後端封裝及組裝廠。另外，並無通用的直通矽晶栓塞接合方 法。目前疊層晶片間的電性連接可透過不同技術達成，例如直接氧化熔融接合(direct oxidizing fusion bonding)、銅-銅接合、金-金接合、金-錫接合、粘合(adhesion bonding)或表面活化接合(surface activationbonding)。新製程及材料的使用會增加直 通矽晶栓塞晶片疊層時的複雜度及良率損失，進而增加成本。無論選用何種製程及整合方式，皆在實施中存在明顯的風險及不確定性。因複雜 度增大以及可能良率損失亦增大，利用直通矽晶栓塞的疊層封裝的製造成本將更為高昂。 因此，直通矽晶栓塞的開發趨勢繫著重於具價格優勢的高效能系統，以補償利用直通矽晶 栓塞構造疊層式封裝所需的製程的成本及複雜度。因此，需要使成本及與其應用相關的相 應風險最小化，以使直通矽晶栓塞適應並有利於現有基礎結構及製程以及對價格敏感的市 場，進而具有更廣的應用。

發明內容
本發明的一目的在於提供一種半導體封裝結構，包含一基板單元及一第一晶片疊 層結構。該基板單元包含形成於其上的一電路結構及也定義於其上的一晶片迭置區。該 電路結構具有多個焊墊及多個測試墊，各該焊墊設置於該晶片迭置區內且與各該測試墊連 接。或者，這些測試墊可用作永久電性連接或信號輸入的接點，以用於存儲器半導體晶片的 備用存儲器修復。該第一晶片疊層結構包含多個晶片，各該晶片具有一上表面、與該上表面 相對的一下表面以及多個直通矽晶栓塞，這些直通矽晶栓塞是使該上表面與該下表面間相 互電性連接。各該直通矽晶栓塞具有自該上表面或該下表面突出的一第一電極，且二相鄰 晶片的這些直通矽晶栓塞適於分別透過該第一電極電性連接。該第一晶片疊層結構是設置 於該基板單元的該晶片迭置區，且至少一部分該直通矽晶栓塞電性連接至該焊墊，且這些 測試墊排列設置於該晶片迭置區之外。與這些直通矽晶栓塞的電性連接是透過恰當的接合 製程而達成。本發明的另一目的在於提供一種製造一半導體封裝結構的方法。該製造方法包含 下列步驟提供一基板，該基板包含多個基板單元，各該基板單元具有一電路結構及定義於 其上的一晶片迭置區，該電路結構具有多個焊墊及多個測試墊，各該焊墊排列設置於該芯 片迭置區內且與各該測試墊連接，且這些測試墊排列設置於該晶片迭置區之外；於該晶片 迭置區上形成一第一密封層；透過該第一密封層貼附一第一晶片於該晶片迭置區之上，該 第一晶片具有一第一上表面、一第一下表面及多個直通矽晶栓塞，這些直通矽晶栓塞設置 於該第一晶片中以使該第一上表面與該第一下表面間相互電性連接，各該直通矽晶栓塞具 有自該第一上表面或該第一下表面突出的一第一電極；電性連接該第一晶片的至少一部分 這些直通矽晶栓塞至這些焊墊，其中該第一密封層填充該第一晶片與該基板單元間的一空 隙；於該第一上表面形成一第二密封層；透過該第二密封層貼附一第二晶片於該第一上表面，該第二晶片具有一第二上表面、一第二下表面及多個直通矽晶栓塞，這些直通矽晶栓塞 設置於該第二晶片中以使該第二上表面與該第二下表面間相互電性連接，各該直通矽晶栓 塞具有自該第二上表面或該第二下表面突出的一第二電極；以及電性連接該第二晶片的至 少一部分這些直通矽晶栓塞至相應的該第一晶片的這些直通矽晶栓塞，其中該第二密封層 填充該第一晶片與該第二晶片間的一空隙。本發明的再一目的在於提供一種半導體封裝結構，包含一第一半導體晶片及一 第二半導體晶片。該第一半導體晶片具有一第一上表面、一第一下表面、多個測試墊、定義 於該第一上表面上的一第一晶片迭置區以及設置於該第一半導體晶片中的多個直通矽晶 栓塞，這些直通矽晶栓塞使該第一上表面與該第一下表面間相互電性連接。各該直通矽晶 栓塞具有自該第一上表面或該第一下表面突出的一第一電極，各該測試墊排列設置於該第 一晶片迭置區之外且連接各該直通矽晶栓塞。該第二半導體晶片具有一第二上表面、一第 二下表面、多個測試墊、定義於該第二上表面上的一第二晶片迭置區以及設置於該第二半 導體晶片中的多個直通矽晶栓塞，這些直通矽晶栓塞使該第二上表面與該第二下表面間相 互電性連接。各該直通矽晶栓塞具有自該第二上表面或該第二下表面突出的一第二電極， 各該測試墊排列設置於該第二晶片迭置區之外且連接各該直通矽晶栓塞。該第二半導體芯 片設置於該第一晶片迭置區上且該第二半導體晶片的至少一部分這些直通矽晶栓塞與相 應的該第一半導體晶片的這些直通矽晶栓塞電性連接。本發明的又一目的在於提供一種製造一半導體封裝結構的方法。該製造方法包 含下列步驟提供具有至少一晶片的一第一半導體元件，該至少一晶片具有一第一上表面、 一第一下表面、多個測試墊、定義於該第一上表面上的一第一晶片迭置區及設置於該晶片 中的多個直通矽晶栓塞，這些直通矽晶栓塞使該第一上表面與該第一下表面間相互電性連 接，各該直通矽晶栓塞具有自該第一上表面或該第一下表面突出的一第一電極，各該測試 墊排列設置於該第一晶片迭置區之外且連接各該直通矽晶栓塞；於該第一晶片迭置區上形 成一第一密封層；透過該第一密封層貼附一第二半導體元件於該第一晶片迭置區上，該第 二半導體元件具有一第二上表面、一第二下表面、多個測試墊、定義於該第二上表面上的一 第二晶片迭置區及設置於第二半導體元件中的多個直通矽晶栓塞，這些直通矽晶栓塞使該 第二上表面與該第二下表面間相互電性連接，各該直通矽晶栓塞具有自該第二上表面或該 第二下表面突出的一第二電極，各該測試墊排列設置於該第二晶片迭置區之外且連接各該 直通矽晶栓塞；以及電性連接該第二半導體元件的至少一部分這些直通矽晶栓塞與對應的 該第一半導體元件的這些直通矽晶栓塞，其中該第一密封層填充該第一半導體元件與該第 二半導體元件間的一空隙。


為讓本發明的上述目的、特徵和優點能更明顯易懂，以下結合附圖對本發明的具 體實施方式作詳細說明，其中圖Ia為根據本發明一第一實施例的一半導體封裝結構的局部剖視圖；圖Ib為根據本發明第一實施例的一半導體封裝結構中第一晶片疊層結構的一部 分的剖視圖；圖2為可應用於本發明第一實施例的一晶片的示意圖3為根據本發明一第二二實施例的一半導體封裝結構的局部剖視圖
圖4為根據本發明一第三三實施例的一半導體封裝結構的剖視圖5為根據本發明一第四實施例的一半導體封裝結構的剖視圖6為根據本發明一第五實施例的一半導體封裝結構的局部剖視圖
圖7為根據本發明一第六實施例的一半導體封裝結構的局部剖視圖
圖8a-8f為一種用於製造本發明的半導體封裝結構的方法的流程圖
圖9為根據本發明一第七實施例的一半導體封裝結構的剖視圖10為根據本發明第七實施例的一晶片疊層結構的剖視圖11為根據本發明第七實施例的另一晶片疊層結構的剖視圖；以及
圖12為本發明半導體封裝結構的基板單元的卷帶式傳輸的示意圖。
主要元件符號說明
1 半導體封裝結構3 半導體封裝結構
4 半導體封裝結構5 半導體封裝結構
6 半導體封裝結構7 半導體封裝結構
10 晶片疊層結構11 晶片疊層結構
12 基板100 基板單元
102 晶片迭置區103 電路結構
103a 連接電路103b 測試墊
107 直通矽晶栓塞110 下部電極
111 第一晶片疊層結構Illa 晶片
Illb 晶片Illc 晶片
Illd 晶片121 密封層
130 探針201 晶片
203 上部電極205 下部電極
207 直通矽晶栓塞300 基板單元
302 晶片迭置區303 電路結構
307 直通矽晶栓塞311 第一晶片疊層結構
311a 第一晶片311b 第二晶片
311c 第三晶片321 密封層
400 基板單元402 晶片迭置區
403 電路結構403a 連接電路
403b 測試墊403c 焊墊
407 直通矽晶栓塞411 第一晶片疊層結構
411a 第一晶片411b 第二晶片
411c 第三晶片411d:第四晶片
421 密封層500 基板單元
502 晶片迭置區503 接墊
507 直通矽晶栓塞511 第一晶片疊層結構
511a 第一晶片511b 第二晶片511c 焊墊 540 焊線 602 晶片迭置區 603a 連接電路 603c 第二焊墊 608 下部電極 611a 晶片
613 第二晶片疊層結構
613b 晶片
615 絕緣粘著層
640 焊線
702 晶片迭置區
703a 連接電路
704 無源組件
707 直通矽晶栓塞
711a 第一晶片
713c 焊墊
800 治具平臺
801a 上表面
803 電路結構
803b 測試墊
805 第一晶片
805b 第一下表面
806b 下部電極
811 注射器
815a 第二上表面
816a 上部電極
819 直通矽晶栓塞
821a 第一密封層
830 探針
901a 第一半導體晶片 903 第二半導體晶片 903c 連接電路 910 第一電極 921 第一密封層 1003a 連接電路 1007 直通矽晶栓塞 1011a:半導體晶片 IOllc 半導體晶片
521 密封層 600 基板單元 603 電路結構 603b 測試墊 607 直通矽晶栓塞 611 第一晶片疊層結構 611b 晶片 613a 晶片 613c 第三焊墊 621 密封層 700 基板單元 703 電路結構 703b 測試墊 705 間隔件 711 第一晶片疊層結構 711b 第二晶片 740 焊線
801基板單元
802晶片迭置區 803a 連接電路 803c 焊墊
805a 第一上表面 806a 上部電極 809 直通矽晶栓塞 815 第二晶片 815b 第二下表面 816b 下部電極 820 壓合工具 821b 第二密封層
901晶圓
902第一晶片迭置區 903b 測試墊
907 直通矽晶栓塞 912 第二電極 950 切割刀 1003b 測試墊 1010 上部電極 IOllb 半導體晶片 IOlld 半導體晶片
IOlla'晶片迭置區IOllc'晶片迭置區1021 密封層
1011b，晶片迭置區 IOlld'晶片迭置區 Illla 半導體晶片 Illlc 半導體晶片 Illla'晶片迭置區Illlb:半導體晶片lllld:半導體晶片1111b，晶片迭置區 1111c，晶片迭置區lllld，晶片迭置區
具體實施例方式以下將通過實施例來解釋本發明的內容，本發明涉及一種半導體封裝結構以及一 種製造半導體封裝結構的方法。然而，本發明的實施例並非用以限制本發明須在如實施例 所述的任何特定的環境、應用或特殊方式方能實施。因此，關於實施例的說明僅為闡釋本發 明的目的，而非用以限制本發明。需要說明的是，以下實施例及圖式中，與本發明非直接相 關的元件已省略而未繪示；且為求容易了解，圖式中各元件間的尺寸關係是以誇大方式示 出ο圖Ia為根據本發明一第一實施例的一半導體封裝結構1的局部剖視圖。半導體封 裝結構1包含一基板單元100、一第一晶片疊層結構111及多個密封層121。基板單元100 具有定義於其上的一晶片迭置區102及形成於其上的一電路結構103。電路結構103具有 多個連接電路103a、多個測試墊103b及多個焊墊(圖未示出)。各該焊墊(圖未示出)排 列設置於晶片迭置區102中，且各該測試墊103b排列設置於晶片迭置區102之外。連接電 路103a連接這些焊墊(圖未示出)與這些測試墊103b。於本實施例中，形成於基板單元 100上的一絕緣保護層(圖未示出)僅暴露出用於外部接點的焊墊及測試墊103b，並覆蓋 連接電路103a以防止汙染或電路橋接。更具體而言，基板單元100上的該絕緣保護層為一 防焊層(solder mask)。然而，於其他實施例中，這些焊墊、連接電路及測試墊可全部保持不 被防焊層所覆蓋。第一晶片疊層結構111設置於基板單元100的晶片迭置區102上。第一晶片疊層 結構111包含多個晶片llla、lllb、lllc及llld。各該晶片111a、111b、Illc及Illd具有 一上表面、與該上表面相對的一下表面，以及設置於其中的多個直通矽晶栓塞107，這些直 通矽晶栓塞107使上表面與下表面之間形成電性互連。各該直通矽晶栓塞107包含自該下 表面突出的一下部電極110，且二相鄰晶片的這些直通矽晶栓塞107分別通過下部電極110 電性連接。具體而言，晶片llla、lllb、lllc及Illd的直通矽晶栓塞107僅包含下部電極 110。晶片Illb迭置於晶片Illa上，使晶片Illb的下部電極110相應連接至晶片Illa的 直通矽晶栓塞107。晶片Illc及Illd相應地依序向上疊層。因而，二相鄰晶片的直通矽晶 栓塞107透過晶片111a、111b、Illc及Illd的下部電極110而彼此可靠地接合。由圖Ia可見，各該晶片llla、lllb、lllc及Illd的直通矽晶栓塞107分別經由 下部電極Iio而電性連接至一相鄰晶片的直通矽晶栓塞107。第一晶片疊層結構111則經 由接合晶片Illa的至少一部分直通矽晶栓塞107的下部電極110至對應的焊墊(圖未示 出)，而與基板單元100電性連接。各該測試墊103b通過連接電路103a電性連接至各該焊墊(圖未示出)，並且直通矽晶栓塞107電性連接至焊墊(圖未示出)。測試墊103b排列設置於晶片迭置區102之 外。在晶片Illa設置於晶片迭置區102上或各該晶片lllb、lllc、llld分別迭置上之後，可 透過施加測試信號至測試墊103b立即執行二組件間的電性互連測試，並於需要時接續執 行備用存儲器修復以提高半導體封裝結構1的製造良率。一般而言，可在疊層每一單個芯 片11 la、11 lb、11 lc、11 Id之後立即執行一電性斷路/短路測試，以檢測晶片11 Ia與一基板 單元100間或所疊層晶片111a、111b、111c、Illd間的任何電性互連缺陷。於製成整個半導 體封裝結構1之後，亦可執行一功能測試。由例如測試託座或探針等測試裝置傳遞測試信 號至待測晶片的測試墊，以獲得測試結果。如圖Ia所示，二探針130分別接觸一直通矽晶 栓塞107與其相應的測試墊103b，並且一測試信號從探針130傳輸至半導體封裝結構1，以 判斷各該晶片llla、lllb、lllc、llld與基板單元100之間電性連接的完整性。因此，透過 排列設置於晶片迭置區102之外的測試墊103b，可立即對各該晶片間的電性互連的完整性 進行測試，若發現電性連接異常時，可停止繼續疊層更多晶片以進行重新加工或將電性接 合不良的晶片自產線中剔除，避免無謂的製造成本及時間的浪費，進而提高總體生產良率。圖Ib為根據本發明第一實施例的一半導體封裝結構1中第一晶片疊層結構111 的一部分的示意圖。密封層121形成於二相鄰晶片(例如晶片Illc與Illd)之間，以填充 晶片Illc與Illd間的一空隙。於本實施例中，密封層121適可包覆下部電極110，以保護芯 片Illc與Illd間的電性互連不受環境幹擾及溼氣侵入。除形成密封層121於晶片111c、 Illd之間外，密封層121亦形成於第一晶片疊層結構111的晶片Illa與基板單元100之 間，以填充其間的空隙，如圖Ia所示。密封層121是由選自以下群組的一材料製成非導電膠(non-conductiv印aste， NCP)、非導電膜(non-conductive film, NCF)、異方性導電膠(anisotropicconductive paste, ACP)、異方性導電膜(anisotropic conductive film, ACF)、底部填充膠 (underfill)、非流動底部填充膠(non-flow underfill)、B 階膠(B-stage gel)、模塑化合 物、FOff (film-over-wire)薄膜及其組合。以下，將詳細闡述以上實施例中基板單元100的材料特性。在結構上，基板單元 100可為一單層基板或一多層基板，並可被移除，俾在半導體封裝結構1製成後，可移除基 板單元100而只留下第一晶片疊層結構111。就材料而言，基板單元100是選自下列群組一有機基板(organic substrate)、 一陶瓷基板(ceramic substrate)、一玻璃環氧基板(glass epoxy substrate)、一聚酉先 亞胺(polyimide)基板、一 FR-4基板、一 FR-5基板、一纖維強化基板(fiber-reinforced substrate)、——BT 豐對月旨(bismaleimide triazine resin, BT resin)基板。此夕卜，基板單兀 100可為一可撓性薄膜，該可撓性薄膜是選自下列群組一聚亞醯胺薄膜及一聚酯(PET)薄 膜。用於電性互連的直通矽晶栓塞107是由選自下列群組的一材料製成銅、金、銀、 錫、錫/銀合金、錫/銀/銅合金、無鉛焊料、鎳/金合金、鎳/鈀合金、鎳/鈀/金合金、鎢、 多晶矽、摻矽、導電聚合物及其組合。在第一晶片疊層結構111中可使用任何相容的晶片組合。這些晶片可包括各種存 儲器類型，例如 DRAM、Flash、SRAM、PSRAM、EraOM、EEraOM、Mask ROM、LPSDRAM、LPSRAM 等等， 且亦可包含適用於將第一晶片疊層的功能整合於封裝體內的控制晶片。
圖2為一晶片201的示意圖，晶片201可應用於本發明第一實施例的半導體封裝 結構1的第一晶片疊層結構111。晶片201可替換晶片llla、lllb、lllc、llld至少其中之 一。晶片201適可用於本發明的半導體封裝結構。於此態樣中，晶片201包含多個直通矽 晶栓塞207，各該直通矽晶栓塞207包含一上部電極203及一下部電極205，上部電極203 自晶片201的上表面突出並對準直通矽晶栓塞207，下部電極205則自晶片201的下表面 突出並對準直通矽晶栓塞207。晶片201的直通矽晶栓塞207包含上部電極203與下部電 極205 二者，此顯然不同於第一實施例中所述的直通矽晶栓塞107，直通矽晶栓塞107僅具 有自晶片llla、lllb、lllc、llld的下表面突出的下部電極110。透過上述結構，當晶片201 欲與一相鄰晶片201疊層時，該二相鄰晶片201的直通矽晶栓塞207適可經由上部電極203 與下部電極205的互連而彼此電性連接。藉助這些電極，可使直通矽晶栓塞間的連接更為 可靠，以提高接合製程的良率。上述的二相鄰晶片的電極連接是透過一接合製程達成，該接合製程是選自以下群 組熱壓接合、熱超聲波接合、超聲波接合、及其組合。如上所述，上部電極及下部電極為分 別形成於直通矽晶栓塞之上或之下的個別元件。然而，於其他實施例中，上部電極或下部電 極其中之一抑或其二者可為直通矽晶栓塞的一部分(即，這些電極與直通矽晶栓塞是一體 成形)。這些第一電極與這些第二電極為電鍍凸塊、無電鍍凸塊、結線凸塊、導電聚合物凸 塊或金屬複合凸塊，這些凸塊的材料是選自下列群組銅、金、銀、銦、鎳/金、鎳/鈀/金、銅
/鎳/金、銅/金、鋁及其組合。圖3為根據本發明一第二實施例的一半導體封裝結構3的局部剖視圖。半導體封 裝結構3包含一基板單元300、一第一晶片疊層結構311、及多個密封層321。基板單元300 包含定義於其上的一晶片迭置區302及形成於其上的一電路結構303。第一晶片疊層結構 311設置於基板單元300的晶片迭置區302上。第一晶片疊層結構311包含多個晶片311a、 311b及311c，且各該晶片311a、311b及311c具有一上表面、與上表面相對的一下表面、及 設置於其中的多個直通矽晶栓塞307，這些直通矽晶栓塞307使上表面與下表面之間形成 電性互連。與第一實施例的最主要區別在於，第二晶片311b與第三晶片311c 二者皆承載於 相鄰的第一晶片311a上並通過多個直通矽晶栓塞307分別與第一晶片311a電性互連。類 似第一實施例，第一晶片疊層結構311電性連接至基板單元300。多個密封層321分別形 成於第一晶片311a與第二晶片311b之間、第一晶片311a與第三晶片311c之間、及第一芯 片311a與基板單元300之間。第二實施例的半導體封裝結構3適用於一存儲器裝置，主要 用以提高存儲器容量密度(即透過疊層晶片而提高存儲器容量)及改善晶片與存儲器裝置 間電性連接的效能。當應用於此一存儲器裝置中時，第二晶片311b與第三晶片311c可具 有相同的大小及/或相同的功能；或者，其亦可具有不同的大小及/或不同的功能。關於密 封層321、直通矽晶栓塞307及基板單元300的主要元件及材料的詳細說明已示於第一實 施例中，故茲不予贅述。對第一晶片311a與第二晶片311b之間、第一晶片311a與第三芯 片311c之間、及第一晶片311a與基板單元300之間電性互連完整性的測試亦已示於第一 實施例中，故茲不予贅述。圖4為根據本發明一第三實施例的一半導體封裝結構4的剖視圖。半導體封裝結構4包含一基板單元400、一第一晶片疊層結構411及多個密封層421。基板單元400具有 定義於其上的一晶片迭置區402及形成於其上的一電路結構403。電路結構403具有多個 連接電路403a、多個測試墊403b及多個焊墊403c。與第一實施例的最主要區別在於，第一 晶片疊層結構411包含一第一晶片411a、一第二晶片411b、一第三晶片411c及一第四晶片 411d，這些晶片具有彼此不同的大小及不同的功能。各該晶片411a、411b、411c及411d的 直通矽晶栓塞407分別電性連接至一相鄰晶片的直通矽晶栓塞407。關於密封層421、直通 矽晶栓塞407及基板單元400的主要元件及材料的詳細說明已示於第一實施例中，故茲不 予贅述。更具體而言，第四實施例顯示二種不同的電路結構403外觀。在圖4中，直通矽晶 栓塞407電性連接至焊墊403c，焊墊403c則經由連接電路403a連接至測試墊403b。根據 圖4的左側部分，以與在第一實施例中所述相同的方式，連接電路403a被形成於基板單元 400上的一絕緣保護層(圖未示出)所覆蓋，該絕緣保護層可為一防焊層。然而，根據圖4的 右側部分，連接電路403a則未被絕緣保護層覆蓋；換言之，連接電路403a、測試墊403b及 焊墊403c為顯露狀。各晶片411a、411b、411c、411d間以及第一晶片411a與基板單元400 間直通矽晶栓塞407的電性互連完整性的測試亦已示於第一實施例中，故茲不予贅述。圖5為根據本發明一第四實施例的一半導體封裝結構5的剖視圖。半導體封裝結 構5包含一基板單元500、一第一晶片疊層結構511、多個密封層521及多個焊線(bonding wire) 540。基板單元500具有定義於其上的一晶片迭置區502及形成於其上的一電路結構。 該電路結構具有多個接墊503。第一晶片疊層結構511包含一第一晶片511a及一第二晶片 511b，第一晶片511a與第二晶片511b具有彼此不同的大小及不同的功能。此外，第一晶片 511a及第二晶片511b 可為相同大小及功能，其中焊線540可埋置於密封層521內。具體而 言，密封層521為一 FOW(Film-Over-Wire)薄膜。各該第一晶片511a及第二晶片511b具 有一上表面、與該上表面相對的一下表面、及設置於其中的多個直通矽晶栓塞507，這些直 通矽晶栓塞507使上表面與下表面之間形成電性互連。此外，第一晶片511a具有形成於其 上表面的多個焊墊511c。與第三實施例的最主要區別在於，第一晶片疊層結構511可透過 直通矽晶栓塞507的互連及打線接合二者電性連接至基板單元500。更具體而言，第一晶片 疊層結構511以焊線540將第一晶片511a的焊墊511c連接至基板單元500的接墊503而 電性連接至基板單元500。於其它態樣中，熟習此項技藝者可透過打線接合第一晶片疊層結 構511的其它晶片與基板單元500的接墊503而電性連接第一晶片疊層結構511與基板單 元500。關於密封層521、直通矽晶栓塞507及基板單元500的主要元件及材料的詳細說明 已示於第一實施例中，故茲不予贅述。對第一晶片511a與第二晶片511b之間以及第一芯 片511a與基板單元500間直通矽晶栓塞507的電性互連完整性的測試亦已示於第一實施 例中，故茲不予贅述。圖6為根據本發明一第五實施例的一半導體封裝結構6的局部剖視圖。半導體封 裝結構6包含一基板單元600、一第一晶片疊層結構611、一第二晶片疊層結構613、一絕緣 粘著層615、多個密封層621及多個焊線640。基板單元600具有定義於其上的一晶片迭置 區602及形成於其上的一電路結構603。電路結構603具有多個連接電路603a、多個測試 墊603b、多個第一焊墊(圖未示出)及多個第二焊墊603c。各該第一焊墊(圖未示出)排 列設置於晶片迭置區602內，且各該測試墊603b排列設置於晶片迭置區602之外。連接電路603a連接第一焊墊(圖未示出)與測試墊603b，且連接電路603a被一絕緣保護層所覆 蓋(圖未示出)，該絕緣保護層形成於基板單元600上，其可為一防焊層。第一晶片疊層結構611包含多個晶片611a及611b。各該晶片611a及611b具有 一上表面、與該上表面相對的一下表面、及設置於其中的多個直通矽晶栓塞607，這些直通 矽晶栓塞607使上表面與下表面之間形成電性互連。各該直通矽晶栓塞607包含自晶片 611a及611b的下表面突出的一下部電極608。相鄰的晶片611a與611b透過直通矽晶栓 塞607的下部電極608達成電性連接。第二晶片疊層結構613包含多個晶片613a及613b， 各該晶片613a、613b具有一上表面、與該上表面相對的一下表面、及設置於其中的多個直 通矽晶栓塞607，這些直通矽晶栓塞607使上表面與下表面之間形成電性互連。各該直通 矽晶栓塞607包含自晶片613a及613b的下表面突出的一下部電極608。相鄰的晶片613a 與613b透過直通矽晶栓塞607的下部電極608達成電性連接。與第一實施例的最主要區別在於，半導體封裝結構6更包含第二晶片疊層結構 613貼附於第一晶片疊層結構611上，並透過絕緣粘著層615與第一晶片疊層結構611形成 電性絕緣。透過絕緣粘著層615的電性隔絕，第一晶片疊層結構611及第二晶片疊層結構 613可分別執行不同的功能。相同地，第一晶片疊層結構611設置於基板單元600的晶片迭 置區602上，且第一晶片疊層結構611的直通矽晶栓塞607電性連接至晶片迭置區602內的 第一焊墊(圖未示出)，這些第一焊墊分別經由連接電路603a而電性連接至測試墊603b。 第二晶片疊層結構613透過打線接合而電性連接至基板單元600。具體而言，晶片613b具 有形成於其上表面的多個第三焊墊613c，且第二晶片疊層結構613透過焊線640連接基板 單元600的第二焊墊603c與晶片613b的第三焊墊613c而電性連接至基板單元600。關於 密封層621、直通矽晶栓塞607、下部電極608及基板單元600的主要元件及材料的詳細說 明已示於第一實施例中，故茲不予贅述。晶片611a與611b之間、晶片613a與613b之間、 第一晶片疊層結構611與基板單元600之間、以及第二晶片疊層結構613與基板單元600 之間直通矽晶栓塞607的電性互連完整性的測試亦已示於第一實施例中，故茲不予贅述。圖7為根據本發明一第六實施例的一半導體封裝結構7的局部剖視圖。半導體封 裝結構7包含一基板單元700、一第一晶片疊層結構711、多個無源組件704、一間隔件705 及多個焊線740。基板單元700具有定義於其上的一晶片迭置區702及形成於其上的一電 路結構703。電路結構703具有多個連接電路703a、多個測試墊703b及多個第一焊墊(圖 未示出)。第一晶片疊層結構711包含一第一晶片711a及一第二晶片711b，第一晶片711a 與第二晶片711b具有彼此不同的大小及不同的功能。各該第一晶片711a與第二晶片711b 具有一上表面、與該上表面相對的一下表面、及設置於其中的多個直通矽晶栓塞707，這些 直通矽晶栓塞707使上表面與下表面之間形成電性互連。與第四實施例的最主要區別在於，本實施例包含多個無源組件704及間隔件705。 無源組件704形成於第一晶片711a上並電性連接至第一晶片711a，以與第一晶片711a — 同執行電路功能。第二晶片711b包含多個直通矽晶栓塞707，與第一晶片711a的一局部區 域中的一部分直通矽晶栓塞707電性互連。為了在該二晶片711a、711b之間保持一致之間 隙並防止第二晶片711b傾斜，間隔件705設置於第一晶片711a上並位於該二晶片711a、 711b之間無直通矽晶栓塞707互連的區域，而第二晶片711b則設置於間隔件705上。換言 之，間隔件705設置於該二相鄰晶片711a、7lib之間。此外，於本實施例中，第一晶片711a與第二晶片711b 二者皆在其上表面形成有多個第二焊墊713c ；因此，第一晶片711a與第 二晶片711b亦可透過焊線740打線連接第一晶片711a的焊墊713c與第二晶片711b的焊 墊713c而相互電性連接。關於直通矽晶栓塞707及基板單元700的主要元件及材料的詳 細說明已示於第一實施例中，故茲不予贅述。於其他實施例中，無源組件704可形成於基板 單元700上。關於晶片711a與基板單元700之間以及該二晶片711a、711b之間直通矽晶 栓塞707的電性互連完整性的測試已示於第一實施例中，故茲不予贅述。圖8a_8f為一種用於製造本發明的一半導體封裝結構的方法的流程圖。參照圖 8a，一基板包含多個基板單元801，且各該基板單元801包含定義於其上的一晶片迭置區 802及形成於其上的一電路結構803。基板單元801設置於一治具平臺800上。電路結構 803具有多個連接電路803a、多個測試墊803b及多個焊墊803c。各該焊墊803c排列設 置於晶片迭置區802內，且各該測試墊803b排列設置於晶片迭置區802之外。連接電路 803a連接焊墊803c與測試墊803b，且連接電路803a被形成於基板單元801上的一絕緣保 護層覆蓋。詳言之，該絕緣保護層為一防焊層。基板單元801通過治具平臺800加熱至一 第一溫度，且於基板單元801的一上表面801a上定義一晶片迭置區802。此後，透過一注 射器811塗設一密封材料至晶片迭置區802，以形成一第一密封層821a。其它用於設置密 封材料的方法包括網版印刷(screen printing)、塗布(coating)、錫膏鋼版印刷(stencil printing)、旋塗(spin coating)及貼附薄膜(film attaching)。於本實施例中，第一溫度 可為約攝氏80度。接著，參照圖8b，透過第一密封層821a貼附一第一晶片805於晶片迭置區802上。 第一晶片805具有一第一上表面805a、一第一下表面805b及設置於其中的多個直通矽晶栓 塞809，這些直通矽晶栓塞809使第一上表面805a與第一下表面805b之間形成電性互連。 多個上部電極806a與下部電極806b分別形成於第一晶片805的第一上表面805a與第一 下表面805b上並對準直通矽晶栓塞809 ；換言之，第一晶片805類似於圖2中所示的晶片 201。透過將下部電極806b接合至基板單元801的焊墊803c，第一晶片805的至少一部分 直通矽晶栓塞809與基板單元801達成電性連接。同時，密封材料填充基板單元801與第 一晶片80間的空隙，以形成一第一密封層821a。此外，為可靠地接合下部電極806b至焊墊803c以保持良好的電性互連，超聲波應 用於接合上述結構。第一晶片805對位設置於晶片迭置區802之後，一壓合工具820以一 第二溫度及施以超聲波能量按壓第一晶片805，以牢固地接合下部電極806b至焊墊803c。 於本實施例中，第二溫度可保持於約攝氏200度。超聲波則被應用以振蕩下部電極806b與 焊墊803c間的接合介面，以在接合介面間形成金屬原子的擴散。晶片與基板單元的電極接 合亦可透過熱壓接合、熱超聲波接合、超聲波接合或其組合來執行。於該接合製程後，可透 過探針830測試第一晶片805，然後在需要時執行一備用存儲器修復步驟，以提高半導體封 裝結構的製造良率，如圖8c所示。詳言之，探針830接觸基板單元801的測試墊803b及第 一晶片805的相應上部電極806a，以檢測第一晶片805與基板單元801的電性互連完整性。接著，參照圖8d，透過注射器811塗設一密封材料至第一上表面805a，以形成一第 二密封層821b。接著，在圖Se中，透過第二密封層821b貼附一第二晶片815於第一上表面805a。 第二晶片815具有一第二上表面815a、一第二下表面815b及設置於其中的多個直通矽晶栓塞819，這些直通矽晶栓塞819使第二上表面815a與第二下表面815b之間形成電性互連。 第二晶片815的至少一部分直通矽晶栓塞819電性連接至第一晶片805的上部電極806a。 多個上部電極816a及下部電極816b分別形成於第二晶片815的第二上表面815a與第二 下表面815b上並對準直通矽晶栓塞819。於本實施例中，第二晶片815的下部電極816b接 合至第一晶片805的上部電極806a。同時，第二密封層821b填充於第一晶片805與第二芯 片815間的空隙，並包覆電極806a、816b以保護電性互連不受環境幹擾。如上文針對圖8b所述，下部電極816b與上部電極806a的接合是透過壓合工具 820以一第二溫度及施以超聲波按壓第二晶片815至第一晶片805來達成。於本實施例中， 第二溫度亦可保持於約攝氏200度。因此，與已知製程相比，可在較低壓力、較低溫度及在 較短操作時間內達成該二疊層晶片805與815的電性連接。最後，參照圖8f，完成的半導體封裝結構是利用測試探針進行測試，以驗證第二芯 片815的電性互連完整性，然後在需要時執行一備用存儲器修復步驟，以提高半導體封裝 結構的製造良率，如圖8c中所述。完成最後測試步驟後，更可包含移除基板單元801的步驟，或者可透過衝壓、裁切 或銑切基板單元801以移除這些測試墊803b，藉以得到最終的半導體封裝結構。以上在圖8a_8f中所述的製程可用於上述第一至第六實施例，透過直通矽晶栓塞 結構電性連接多個晶片。本發明的半導體封裝結構可被量產，此簡述如下。以第一實施例為例並參照圖1 及圖12，可透過卷帶式傳輸基板而批量生產半導體封裝結構1。舉例而言，以可撓性薄膜卷 帶作為基板12 (例如一捆聚醯亞胺薄膜卷帶)，透過捲動基板12的二端或傳動基板12，將 基板12的各連續基板單元100依序傳輸至接合位置，俾使每一晶片疊層結構111可依序接 合至基板單元100。於其它應用中，卷帶式傳輸可被代的以條帶式(strip-to-strip)傳輸 及板片式(panel-to-panel)傳輸。詳言之，連續傳輸包含多個基板單元的多個條狀基板至 作業位置。板片式傳輸亦為如此。對於本實施例，可透過以下步驟形成晶片疊層結構111。首先，捲動基板12，以將 一特定基板單元100送至一接合位置並隨後保持靜止以便進行接合製程。然後，透過連接 直通矽晶栓塞107至基板單元100的焊墊，將晶片Illa接合至基板12的基板單元100。然 後，透過直通矽晶栓塞107的互連，順次疊層晶片IllbUllc及llld。一旦完成所有晶片 llla、lllb、lllc及Illd的接合，便轉動基板12以對下一基板單元執行相同步驟，進而形成 另一半導體封裝結構，重複進行這些製程，直至多個晶片疊層結構111形成於基板12的所 有基板單元100上。亦可透過不同方式形成第一晶片疊層結構111。首先，依次接合多個晶片Illa至 基板12的所有基板單元110。在整捆基板12皆貼附有晶片Illa後，接著接合多個晶片 Illb於相應晶片Illa上。相同地，在整個基板12皆貼附有晶片Illb之後，執行晶片Illc 的接合。然後接合晶片llld。在本發明的其它態樣中，半導體封裝結構包含一第一半導體元件、一第二半導體 元件及一基板。第一半導體元件及第二半導體元件為一晶片或包含多個晶片的一晶圓。以 下二實施例即例示採用晶片或晶圓的半導體元件。圖9為根據本發明一第七實施例的剖視圖。其顯示多個單獨晶片接合至包含多個晶片的一晶圓，之後方進行單分製程以形成多個單獨的半導體封裝結構。在單分製程之前， 提供包含多個第一半導體晶片901a的一晶圓901 (即第一半導體元件)，並接合多個第二半 導體晶片903 (即第二半導體元件)於相應的第一半導體晶片901a。晶圓901的各該第一 半導體晶片901a具有一第一上表面及與該第一上表面相對的一第一下表面、多個測試墊 903b、多個連接電路903c、定義於第一上表面上的一第一晶片迭置區902、及設置於其中的 多個直通矽晶栓塞907，這些直通矽晶栓塞907使第一上表面與第一下表面之間形成電性 互連。各該直通矽晶栓塞907包含自第一下表面突出的一第一電極910，各該測試墊903b 排列設置於第一晶片迭置區902之外並經由連接電路903c連接至各該直通矽晶栓塞907。 第二半導體晶片903具有一第二上表面及與該第二上表面相對的一第二下表面、多個測試 墊903b、多個連接電路903c、定義於第二上表面上的一第二晶片迭置區(圖未示出)、及設 置於其中的多個直通矽晶栓塞907，這些直通矽晶栓塞907使第二上表面與第二下表面之 間形成電性互連。各該直通矽晶栓塞907包含自第二下表面突出的一第二電極912，且各該 測試墊903b排列設置於第二晶片迭置區(圖未示出)之外並經由連接電路903c連接至各 該直通矽晶栓塞907。如圖9所示，連接電路903c被形成於半導體晶片90la、903上表面上 的一絕緣保護層(圖未示出)所覆蓋。詳言之，形成於半導體晶片901a、903上表面上的絕 緣保護層為一鈍化層(passivationlayer)。第一密封層921形成於晶圓901的第一半導體晶片901a的第一晶片迭置區902 上，且第二半導體晶片903透過第一密封層921而相應地貼附於第一晶片迭置區902上。換 言之，第一密封層921是填充第一半導體晶片901a與第二半導體晶片903間的空隙。第二 半導體晶片903的直通矽晶栓塞907經由第二電極912而電性連接至第一半導體晶片901a 的相應直通矽晶栓塞907。電性連接可透過熱壓接合、熱超聲波接合、超聲波接合或其組合 達成，如在上述各實施例中所述，茲不予贅述。根據圖9，可更清楚地理解第一半導體晶片 901a與第二半導體晶片903間的疊層關係。因測試墊903b排列設置於第一晶片迭置區902之外，晶片疊層後仍可施加一測試 信號至測試墊903b，以判斷晶圓901的第一半導體晶片901a(即第一半導體元件)與第二 半導體晶片903 (即第二半導體元件)間的電性互連完整性。於本實施例中，以晶圓901作 為疊層結構的基礎，多個第二半導體晶片903可按相同的製程依序接合至相應的第一半導 體晶片901a，以形成多個具有二半導體晶片901a、903的晶片疊層結構。並可進一步對這 些二晶片疊層結構執行電性互連完整性測試。於確認這些二晶片疊層結構的電性互連無誤 後，透過一切割刀950切割單分晶圓901以形成多個單獨的二晶片疊層結構。亦可使用其 它單分方法，例如衝壓(punching)、銑切(routing)。可更利用以上實施例中所述的製造方 法以疊層多個單獨的二晶片疊層結構，以形成一多晶片疊層結構。於本實施例中，各個二芯 片疊層結構可先測定其電性互連完整性，剔除掉不良品，方進行多個二晶片疊層結構的疊 層製程。藉此，可避免無謂的製造成本及時間浪費。可大幅提高後續製程的總體封裝良率。 第七實施例適用於晶片對晶圓(Chip-on-Wafer ；Coff)製程，其中可垂直疊層更多個第二半 導體晶片903於晶圓901的第一半導體晶片901a上。此外，具有此種晶片疊層結構的半導體封裝結構可更承載於一基板單元上。形成 一第二密封層於該基板單元上。然後，透過該第二密封層，將這些晶片疊層結構其中之一設 置於該基板單元上。第一半導體晶片901a的直通矽晶栓塞907經由第一電極910電性連接至該基板單元。換言之，該第二密封層填充晶片疊層結構與基板單元間的一空隙。單獨晶片疊層結構的二態樣顯示於圖10及圖11中。在圖10中，晶片疊層結構 10包含多個半導體晶片1011a、1011b、1011c、1011d以及多個密封層1021。各該半導體芯 片1011a、1011b、1011c及IOlld具有一上表面、與該上表面相對的一下表面、多個測試墊 1003b、多個連接電路1003a、定義於第一上表面的一晶片迭置區1011a，、1011b，、1011c，及 lOlld』、及設置於其中的多個直通矽晶栓塞1007，這些直通矽晶栓塞1007使上表面與下 表面之間形成電性互連。各該測試墊1003b排列設置於相應晶片迭置區1011a』、1011b』、 1011c，及lOlld，之外。連接電路1003a連接測試墊1003b與相應的直通矽晶栓塞1007， 並且連接電路1003a被形成於半導體晶片1011a、1011b、IOllc及IOlld上的一絕緣保護層 所覆蓋。詳言之，本實施例中的絕緣保護層為一鈍化層。半導體晶片1011a、1011b、1011c及IOlld設置於下面相應的相鄰半導體晶片的 晶片迭置區IoilaMoilbMoilc'及IOlld'上。更具體而言，半導體晶片1011a、1011b、 IOllc及IOlld具有不同大小，且該疊層結構為一梯形形狀。除半導體晶片IOlld的直通矽 晶栓塞1007外，各該直通矽晶栓塞1007包含自上表面突出的一上部電極1010，且該二相鄰 晶片的這些直通矽晶栓塞1007分別經由上部電極1010電性連接。由圖10可見，各該半導體晶片1011a、1011b、IOllc及IOlld的直通矽晶栓塞1007
分別電性連接至一相鄰半導體晶片的直通矽晶栓塞1007。為測試各半導體晶片間的電性連接完整性，如圖10所示，以二探針或測試插針接 觸任二疊層半導體晶片的相應測試墊1003b。關於測試的詳細說明已示於第一實施例中，故 茲不予贅述。熟習此項技藝者可利用如圖11所示相同大小的晶片製作晶片疊層結構。在圖11 中，晶片疊層結構11包含多個半導體晶片lllla、llllb、llllc及lllld，且所有半導體芯 片lllla、llllb、llllc及Illld具有相同大小及定義於其上的晶片迭置區lllla』、llllb』、 1111c』及lllld』。各該半導體晶片lllla、llllb、llllc及Illld設置於其下方的半導體 晶片的晶片迭置區1111a』、llllb』、llllc』及lllld』上，且晶片疊層結構11形成為階梯形 狀。如圖11所示，各該半導體晶片1111a、1111b、Illlc及Illld的測試墊1003b排列設置 於晶片迭置區lllla』、llllb』、llllc』及lllld，之外；換言之，測試墊1003b未被覆蓋，以 便於測試插針進行接觸。雖然本發明已以較佳實施例揭示如上，然其並非用以限定本發明，任何本領域技 術人員，在不脫離本發明的精神和範圍內，當可作些許的修改和完善，因此本發明的保護範 圍當以權利要求書所界定的為準。
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權利要求
一半導體封裝結構，包含一基板單元，具有形成於其上的一電路結構及定義於其上的一晶片迭置區，該電路結構具有多個焊墊及多個測試墊，各該焊墊設置於該晶片迭置區內且與各該測試墊連接；以及一第一晶片疊層結構，包含多個晶片，各該晶片具有一上表面、與該上表面相對的一下表面以及多個直通矽晶栓塞，這些直通矽晶栓塞設置於這些晶片中以使該上表面與該下表面間相互電性連接，各該直通矽晶栓塞具有自該上表面或該下表面突出的一第一電極，且二相鄰晶片的這些直通矽晶栓塞適可分別透過該第一電極電性連接；其中，該第一晶片疊層結構設置於該基板單元的該晶片迭置區，且至少一部分的這些直通矽晶栓塞電性連接至這些焊墊，且這些測試墊排列設置於該晶片迭置區之外。
2.如權利要求1所述的半導體封裝結構，其特徵在於，該第一晶片疊層結構是透過打 線接合與該基板單元電性連接。
3.如權利要求1所述的半導體封裝結構，其特徵在於，該電路結構更包含多個連接電 路以連接這些焊墊與這些測試墊。
4.如權利要求3所述的半導體封裝結構，其特徵在於，這些連接電路由一絕緣保護層 覆蓋。
5.如權利要求1所述的半導體封裝結構，其特徵在於，更包含一密封層，該密封層形成 於二相鄰晶片間及該第一晶片疊層結構與該基板單元間以填補空隙。
6.如權利要求1所述的半導體封裝結構，其特徵在於，各該直通矽晶栓塞更包含自該 晶片的該上表面或該下表面的另一突出的一第二電極，其中二相鄰晶片間的這些直通矽晶 栓塞是經由這些第一電極與這些第二電極相互接合以電性連接。
7.如權利要求6所述的半導體封裝結構，其特徵在於，該相鄰二晶片的這些第一電極 及這些第二電極是透過熱壓接合、熱超聲波接合、超聲波接合及其組合以電性連接。
8.如權利要求6所述的半導體封裝結構，其特徵在於，這些第一電極與這些第二電極 為這些直通矽晶栓塞的一部分。
9.如權利要求6所述的半導體封裝結構，其特徵在於，這些第一電極與這些第二電極 為電鍍凸塊、無電鍍凸塊、結線凸塊、導電聚合物凸塊或金屬複合凸塊，這些凸塊的材料選 自下列群組銅、金、銀、銦、鎳/金、鎳/鈀/金、銅/鎳/金、銅/金、鋁及其組合。
10.如權利要求1所述的半導體封裝結構，其特徵在於，該第一晶片疊層結構包含一第 一晶片、一第二晶片及一第三晶片，且該第二晶片及該第三晶片皆承載於該第一晶片上且 分別經由這些直通矽晶栓塞與該第一晶片電性連接。
11.如權利要求1所述的半導體封裝結構，其特徵在於，更包含一絕緣粘著層，形成於該第一晶片疊層結構之上；以及一第二晶片疊層結構，透過該絕緣粘著層而貼附於該第一晶片疊層結構上，其中該第 二晶片疊層結構包含多個晶片，各該晶片具有一上表面、與該上表面相對的一下表面，以及 設置於這些晶片中以使該上表面與該下表面間形成電性連接的多個直通矽晶栓塞，各該直 通矽晶栓塞具有自該晶片的這些上表面或這些下表面突出的一第一電極，且二相鄰晶片的 這些直通矽晶栓塞適可分別透過這些第一電極電性連接；其中，該第一晶片疊層結構與該第二晶片疊層結構是透過該絕緣粘著層而電性絕緣。
12.如權利要求11所述的半導體封裝結構，其特徵在於，該第二晶片疊層結構是打線 接合與該基板單元電性連接。
13.如權利要求1所述的半導體封裝結構，其特徵在於，該第一晶片疊層結構更包含一 間隔件，該間隔件設置於二相鄰晶片間。
14.如權利要求13所述的半導體封裝結構，更包含多個無源元件，這些無源元件形成 於這些晶片至少其中之一或該基板單元上。
15.一種製造一半導體封裝結構的方法，包含下列步驟提供一基板，該基板包含多個基板單元，各該基板單元具有形成於其上的一電路結構 及定義於其上的一晶片迭置區，該電路結構具有多個焊墊及多個測試墊，各該焊墊是排列 設置於該晶片迭置區中且與各該測試墊連接，且這些測試墊是排列設置於該晶片迭置區之 外；於該晶片迭置區上形成一第一密封層；透過該第一密封層貼附一第一晶片於該晶片迭置區上，該第一晶片具有一第一上表 面、與該第一上表面相對的一第一下表面及多個直通矽晶栓塞，這些直通矽晶栓塞是設置 於該第一晶片中以使該第一上表面與該第一下表面間相互電性連接，各該直通矽晶栓塞具 有自該第一上表面或該第一下表面突出的一第一電極；電性連接該第一晶片的至少一部分這些直通矽晶栓塞至這些焊墊，其中該第一密封層 填充該第一晶片與該第一基板單元間的一空隙；於該第一上表面形成一第二密封層；透過該第二密封層貼附一第二晶片於該第一上表面，該第二晶片具有一第二上表面、 與該第二上表面相對的一第二下表面及多個直通矽晶栓塞，這些直通矽晶栓塞設置於該第 二晶片中以使該第二上表面與該第二下表面間相互電性連接，各該直通矽晶栓塞具有自該 第二上表面或該第二下表面突出的一第二電極；以及電性連接該第二晶片的至少一部分這些直通矽晶栓塞至相應該第一晶片的這些直通 矽晶栓塞，其中該第二密封層填充該第一晶片與該第二晶片間的一空隙。
16.如權利要求15所述的方法，其特徵在於，於各該電性連接的步驟後，更包含一測試 步驟，其中一測試信號施加於這些測試墊以判斷該第一晶片與該基板單元間及該第一晶片 與該第二晶片間的互連電性。
17.如權利要求16所述的方法，其特徵在於，於最後的該測試步驟後，更包含移除該基 板單元的一步驟。
18.如權利要求16所述的方法，其特徵在於，於最後的該測試步驟後，更包含透過衝 壓、裁切或銑切該基板單元以移除這些測試墊的一步驟。
19.如權利要求15所述的方法，其特徵在於，該第一電性連接的步驟包含一分別接合 這些第一電極至這些焊墊的步驟，該接合步驟是透過熱壓接合、熱超聲波接合、超聲波接合 及其組合，且該第二電性連接的步驟包含一分別接合這些第二電極至該第一晶片的這些直 通矽晶栓塞的步驟，該接合步驟是透過熱壓接合、熱超聲波接合、超聲波接合及其組合。
20.如權利要求15所述的方法，其特徵在於，該提供一基板的步驟更包含連續地傳輸 這些基板單元的一步驟。
21.如權利要求20所述的方法，其特徵在於，該連續傳輸的步驟包含卷帶式傳輸、條帶式傳輸及板片式傳輸之一。
22.—半導體封裝結構，包含一第一半導體晶片，具有一第一上表面、與該第一上表面相對的一第一下表面、多個測 試墊、定義於該第一上表面上的一第一晶片迭置區以及設置於該第一半導體晶片中的多個 直通矽晶栓塞，這些直通矽晶栓塞使該第一上表面與該第一下表面間相互電性連接，各該 直通矽晶栓塞具有自該第一上表面或該第一下表面突出的一第一電極，各該測試墊排列設 置於該第一晶片迭置區之外且連接各該直通矽晶栓塞；以及一第二半導體晶片，具有一第二上表面、與該第二上表面相對的一第二下表面、多個測 試墊、定義於該第二上表面上的一第二晶片迭置區以及設置於該第二半導體晶片中的多個 直通矽晶栓塞，這些直通矽晶栓塞使該第二上表面與該第二下表面間相互電性連接，各該 直通矽晶栓塞具有自該第二上表面或該第二下表面突出的一第二電極，各該測試墊排列設 置於該第二晶片迭置區之外且連接各該直通矽晶栓塞；其中，該第二半導體晶片設置於該第一晶片迭置區上且該第二半導體晶片的至少一部 分這些直通矽晶栓塞與相應的該第一半導體晶片的這些直通矽晶栓塞電性連接。
23.如權利要求22所述的半導體封裝結構，其特徵在於，該第一半導體晶片與該第二 半導體晶片更包含多個連接電路以連接這些直通矽晶栓塞與這些測試墊。
24.如權利要求23所述的半導體封裝結構，其特徵在於，這些連接電路是由一絕緣保 護層覆蓋。
25.如權利要求22所述的半導體封裝結構，其特徵在於，更包含一密封層，該密封層形 成於該第一半導體晶片與該第二半導體晶片間以填充兩者間的一空隙。
26.如權利要求22所述的半導體封裝結構，其特徵在於，這些第一電極與這些第二電 極為該直通矽晶栓塞的一部分。
27.如權利要求22所述的半導體封裝結構，其特徵在於，這些第一電極與這些第二電 極為電鍍凸塊、無電鍍凸塊、結線凸塊、導電聚合物凸塊或金屬複合凸塊，這些凸塊的材料 是選自下列群組銅、金、銀、銦、鎳/金、鎳/鈀/金、銅/鎳/金、銅/金、鋁及其組合。
28.—種製造一半導體封裝結構的方法，包含下列步驟提供具有至少一晶片的一第一半導體元件，該至少一晶片具有一第一上表面，與該第 一上表面相對的一第一下表面，多個測試墊，定義於該第一上表面上的一第一晶片迭置區 以及設置於該晶片中的多個直通矽晶栓塞，這些直通矽晶栓塞使該第一上表面與該第一下 表面相互電性連接，各該直通矽晶栓塞具有自該第一上表面或該第一下表面突出的一第一 電極，各該測試墊排列設置於該第一晶片迭置區之外且連接各該直通矽晶栓塞；於該第一晶片迭置區上形成一第一密封層；透過該第一密封層貼附一第二半導體元件於該第一晶片迭置區上，該第二半導體元件 具有一第二上表面，與該第二上表面相對的一第二下表面，多個測試墊，定義於該第二上表 面上的一第二晶片迭置區以及設置於該第二半導體元件中的多個直通矽晶栓塞，這些直通 矽晶栓塞使該第二上表面與該第二下表面相互電性連接，各該直通矽晶栓塞具有自該第二 上表面或該第二下表面突出的一第二電極，各該測試墊排列設置於該第二晶片迭置區之外 且連接各該直通矽晶栓塞；以及電性連接該第二半導體元件的至少一部分這些直通矽晶栓塞與相對應的該第一半導體元件的這些直通矽晶栓塞，其中該第一密封層填充該第一半導體元件與該第二半導體元 件間的一空隙。
29.如權利要求28所述的方法，其特徵在於，於該電性連接步驟後，更包含一測試步 驟，其中一測試信號施加於這些測試墊以判斷該第一半導體元件與該第二半導體元件間的 互連電性。
30.如權利要求28所述的方法，其特徵在於，該電性連接的步驟包含一分別接合這些 第一電極至該第二半導體元件的這些直通矽晶栓塞、分別接合這些第二電極至該第一半導 體元件的這些直通矽晶栓塞或分別接合這些第二電極至這些第一電極的步驟，該步驟是透 過熱壓接合、熱超聲波接合、超聲波接合及其組合所完成。
31.如權利要求28所述的方法，其特徵在於，該第一半導體元件及該第二半導體元件 為晶片。
32.如權利要求28所述的方法，其特徵在於，該第一半導體元件為具有多個晶片的一晶圓。
33.如權利要求32所述的方法，其特徵在於，於該電性連接步驟後，更包含一單分該第 一半導體元件的步驟，以形成多個單獨的晶片疊層結構，該晶片疊層結構具有該第一半導 體元件的一第一晶片與該第二半導體元件的一第二晶片。
34.如權利要求33所述的方法，其特徵在於，更包含下列步驟 提供一基板，該基板具有多個基板單元；於這些基板單元上形成一第二密封層；透過該第二密封層貼附這些晶片疊層結構於該基板單元上；以及 電性連接這些第一晶片的至少一部分這些直通矽晶栓塞至這些基板單元，其中該第二 密封層填充這些晶片疊層結構與這些基板單元間的空隙。
全文摘要
本發明提供一種半導體封裝結構及其製造方法。半導體封裝結構包含一基板單元及一第一晶片疊層結構。基板單元包含具有測試墊(test pad)的一電路結構。第一晶片疊層結構包含多個晶片，且各該晶片具有多個直通矽晶栓塞(through silicon plug)。二相鄰晶片是通過直通矽晶栓塞達成電性連接，第一晶片疊層結構更電性連接至基板單元，並可通過測試墊對第一晶片疊層結構進行電性測試。本發明所提供的另一半導體封裝結構包含一第一半導體晶片及一第二半導體晶片。各該半導體晶片具有用於電性測試的多個測試墊及連接至這些測試墊的多個直通矽晶栓塞。第二半導體晶片是承載於第一半導體晶片上，且二半導體晶片是通過直通矽晶栓塞的一部分彼此電性連接。
文檔編號H01L23/544GK101950745SQ20101000323
公開日2011年1月19日 申請日期2010年1月4日 優先權日2009年7月10日
發明者何淑靜, 劉安鴻, 李宜璋, 王偉, 蔡豪殷, 黃祥銘 申請人:南茂科技股份有限公司