低電壓靜態隨機存儲器單元、存儲器和寫操作方法
2023-06-10 23:49:06
專利名稱：低電壓靜態隨機存儲器單元、存儲器和寫操作方法
技術領域：
本發明涉及存儲器技術領域，特別涉及一種低電壓靜態隨機存儲器單元。
背景技術：
為了充分利用集成電路工藝進步所帶來的好處，得到更大的集成度，CMOS器件的尺寸變得越來越小。然而隨著工藝技術的進一步提高，晶片加工過程中的多樣性使得CMOS 器件的參數，如閾值電壓等，也會出現較大的隨機漲落。對於靜態隨機存儲器(SRAM)這種強烈依賴於器件對稱性的單元電路來說，器件參數的不一致會對電路穩定性造成很嚴重的影響。此外，電源電壓的下降更加劇了這種影響。除此之外，工藝以及電壓的變化也會使軟錯誤率(soft error rate)增加。實驗表明，電源電壓每降低10%，器件尺寸減小8%，會使軟錯誤率提高18%。由於上述種種原因，使用傳統6管靜態隨機存儲器單元結構很難保證其在較低電壓下的正常工作。如圖1所示，示出了現有技術中的一種8管單端靜態隨機存儲器單元，其解決了低電壓下靜態隨機存儲器的穩定性問題。該結構在傳統6管單元中增加了 mnO和mnl兩個NMOS管，避免了讀操作對原存儲數據的幹擾，進而提高了靜態隨機存儲器的穩定性。然而，這種結構不能像傳統6管單元一樣，有效的處理多比特軟錯誤。在由傳統6管靜態隨機存儲器單元構成的存儲器中，其整體結構布局方式採用位交叉結構，即同一行中的相鄰比特來自於不同的邏輯字。使用這種布局，可以保證一個多比特錯誤中的錯誤比特來自於不同的字。也即，每個字中只有一個比特會被影響。在這種情況下，可以使用ECC(err0r correction code，錯誤糾正碼)有效的識別一個字中的錯誤。然而，這種結構很難被運用到上述8管單端靜態隨機存儲器單元中。其原因如下當對該8管單端靜態隨機存儲器單元中某一位進行寫操作時，與被選中單元同行而不同列的未被選中的單元，會處於一種與讀操作相同的「電壓偏置」情況(也即「假讀」現象)，進而破壞了原存儲數據，影響了單元的穩定性。因此，若使用上述位交叉結構，將不同的字安排在同一行上，不可避免的會出現 「假讀」情況。對於「假讀」單元來說，8管單端靜態隨機存儲器單元所帶來的穩定性的提高將不復存在。圖1是現有技術中的一種8管單端靜態隨機存儲器單元電路結構圖。該種 8管單端靜態隨機存儲器單元與之前的6管靜態隨機存儲器單元相比，穩定性有極大的提高。但是，該種8管單端靜態隨機存儲器單元，在進行存儲器布局的時候，必須使用非位交叉結構(否則造成的「假讀」問題會不可避免的降低了假讀單元的穩定性)。因此，不能保證一個多比特錯誤中的錯誤比特來自於不同的字，也就不能使用ECC進行糾錯處理。
發明內容
(一)要解決的技術問題本發明要解決的技術問題是如何提供一種低電壓靜態隨機存儲器單元，其具有較高的穩定性，並且支持位交叉結構。( 二)技術方案
為解決上述技術問題，本發明提供一種低電壓靜態隨機存儲器單元，其包括寫字線WWL、讀位線RBL、讀字線RWL、第一寫位線WBL、第二寫位線WBLB、NM0S管mnO mn3、PM0S 管mpO、反相器invl inv2 ；所述NMOS管mnO的柵極連接讀字線RWL，其源極連接讀位線RBL，其漏極連接節點 n0 ；所述NMOS管mnl的柵極連接節點q，其源極連接所述節點nO，其漏極連接第二寫位線WBLB ；所述NMOS管mn2的柵極連接節點qb，其源極連接第一寫位線WBL，其漏極連接所述節點n0 ；所述NMOS管mn3的柵極連接寫字線WWL，其源極連接節點qbt，其漏極連接所述節
佔n0 ·所述PMOS管mpO的柵極連接寫字線WWL，其源極連接所述節點qb，其漏極連接所述節點qbt ；所述反相器invl的輸入端連接所述節點q，其輸出端連接所述節點qb ；所述反相器inv2的輸入端連接所述節點qbt，其輸出端連接所述節點q。優選地，所述反相器invl inv2均由NMOS管和PMOS管連接組成。優選地，所述反相器invl中NMOS管和PMOS管的連接關係為所述NMOS管源極接地，所述PMOS管源極接電源，所述NMOS管的柵極與所述PMOS管的柵極互相連接構成所述反相器invl的輸入端，所述NMOS管的漏極與所述PMOS管的漏極互相連接構成所述反相器 invl的輸出端。本發明還提供一種低電壓靜態隨機存儲器，所述低電壓靜態隨機存儲器由多個所述低電壓靜態隨機存儲器單元拼接而成。本發明還提供一種利用所述的低電壓靜態隨機存儲器單元進行寫操作的方法進行寫操作時，將讀字線RWL和寫字線WWL的電壓分別設置為O和VDD ；當需要將節點q寫為 O時，則將第一寫位線WBL和第二寫位線WBLB的電壓設置為VDD ；當需要將節點q寫為VDD 時，則將第一寫位線WBL和第二寫位線WBLB電壓設置為0。(三)有益效果本發明的低電壓靜態隨機存儲器單元、存儲器和寫操作方法，讀寫操作分離，並且寫位線(第一寫位線WBL和第二寫位線WBLB)和寫字線WffL共同控制寫操作，具有較高的穩定性，並且在進行存儲器布局的時候，可以使用位交叉結構，不會造成「假讀」問題。
圖1是現有技術中的一種8管單端靜態隨機存儲器單元電路結構圖；圖2是位交叉結構(a)和非位交叉結構(b)對比示意圖；圖3是本發明實施例所述的低電壓靜態隨機存儲器單元電路結構圖。
具體實施例方式下面結合附圖和實施例，對本發明的具體實施方式
作進一步詳細描述。以下實施例用於說明本發明，但不用來限制本發明的範圍。
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圖2是位交叉結構和非位交叉結構對比示意圖。如圖2所示，其中(a)部分表示位交叉結構，本發明實施例所述的低電壓靜態隨機存儲器單元採用該種位交叉結構；(b)部分表示非位交叉結構，傳統的8管單端靜態隨機存儲器單元採用該種非位交叉結構。圖3是本發明實施例所述的低電壓靜態隨機存儲器單元電路結構圖。如圖3所示， 該低電壓靜態隨機存儲器單元包括寫字線WWL、讀位線RBL、讀字線RWL、第一寫位線WBL、 第二寫位線WBLB、匪OS管mnO mn3、PMOS管mpO、反相器invl inv2 ；所述NMOS管mnO的柵極連接讀字線RWL，其源極連接讀位線RBL，其漏極連接節點 nO ；所述NMOS管mnl的柵極連接節點q，其源極連接所述節點nO，其漏極連接第二寫位線WBLB ；所述NMOS管mn2的柵極連接節點qb，其源極連接第一寫位線WBL，其漏極連接所述節點nO ； 所述NMOS管mn3的柵極連接寫字線WWL，其源極連接節點qbt，其漏極連接所述節
佔nO ·所述PMOS管mpO的柵極連接寫字線WWL，其源極連接所述節點qb，其漏極連接所述節點qbt ；所述反相器invl的輸入端連接所述節點q，其輸出端連接所述節點qb ；所述反相器inv2的輸入端連接所述節點qbt，其輸出端連接所述節點q。所述反相器invl inv2均由匪OS管和PMOS管組成。所述反相器invl和inv2中NMOS管和PMOS管的連接關係均為所述NMOS管源極接地，所述PMOS管源極接電源，所述NMOS管的柵極與所述PMOS管的柵極互相連接構成所述反相器invl的輸入端，所述NMOS管的漏極與所述PMOS管的漏極互相連接構成所述反相器invl的輸出端。—種低電壓靜態隨機存儲器，其由多個所述低電壓靜態隨機存儲器單元拼接而成。同一行中相鄰的低電壓靜態隨機存儲器單元的字線互相連接(寫字線WWL互相連接， 讀字線RWL互相連接)，同一列中相鄰的低電壓靜態隨機存儲器單元的位線互相連接(讀位線RBL互相連接，第一寫位線WBL互相連接，第二寫位線WBLB互相連接)。所述NMOS管mnO mn3和PMOS管mpO的源極和漏極均可以交換位置，即無需區分匪OS管mnO mn3和PMOS管mpO的源極和漏極。其中，寫字線WWL、第一寫位線WBL和第二寫位線WBLB僅被用於寫操作，而讀字線 RWL和讀位線RBL則僅用於讀操作。在讀狀態以及穩定狀態(不進行讀操作和寫操作時的狀態)時，第一寫位線WBL和第二寫位線WBLB的電壓分別保持為VDD (工作電壓)和0，NMOS 管mnl和mn2構成一個具有反相器功能的結構，使節點nO的邏輯電平與節點q相反。當對該低電壓靜態隨機存儲器單元進行讀操作時，則將讀字線RWL變為高電平，節點nO的電平通過NMOS管mnO傳送至讀位線RBL，以完成對該低電壓靜態隨機存儲器單元的讀操作。該讀操作並未對原存儲數據產生幹擾，故該讀操作時的SNM(static-noise-margin，靜態噪聲容限)與穩定狀態時的SNM—樣，由該低電壓靜態隨機存儲器單元中兩個互相耦合的反相器 invl和inv2決定。而對於現有的6管靜態隨機存儲器單元來說，當對其進行讀操作時，其中存「0」的節點會被其位線上的預充高電平拉高，極大地降低了 S匪。因此，與之前的6管靜態隨機存儲器單元相比，本發明的低電壓靜態隨機存儲器單元的穩定性有極大的提高。當對所述低電壓靜態隨機存儲器單元進行寫操作時，讀字線RWL和寫字線WffL的電壓分別為0和VDD，而第一寫位線WBL和第二寫位線WBLB的電壓則為VDD (當需要將該低電壓靜態隨機存儲器單元的節點q的電壓寫為0時)或0(當需要將該低電壓靜態隨機存儲器單元的節點q的電壓寫為VDD時)。此時，NMOS管mnl和mn2的工作情況則類似於 NMOS傳輸管(將第一寫位線WBL和第二寫位線WBLB上的信號傳輸至節點nO)，第一寫位線 WBL和第二寫位線WBLB的信號通過NMOS管mnl、mn2和mn3傳送至節點qbt，最終完成對節點q和qb的寫操作。對於與所述低電壓靜態隨機存儲器單元處於同一行的第二低電壓靜態隨機存儲器單元來說，儘管該第二低電壓靜態隨機存儲器單元的寫字線WWL的電壓為 VDD，但是其第一寫位線WBL和第二寫位線WBLB的電壓分別被保持為VDD和0，NM0S管mnl 和mn2工作方式類似於反相器，與反相器irw2互相耦合以保持節點q和qb上存儲的數據不受幹擾。因此，對於該種低電壓靜態隨機存儲器單元，若使用位交叉結構不會產生「假讀」 現象。而對於與所述低電壓靜態隨機存儲器單元處於同一列的第三低電壓靜態隨機存儲器單元，由於其寫字線WWL的電壓為0，使得其NMOS管mn3截止，該第三低電壓靜態隨機存儲器單元不受其自身第一寫位線WBL和第二寫位線WBLB的影響。綜上，本發明實施例所述低電壓靜態隨機存儲器單元、存儲器、寫操作方法，讀寫操作分離，並且寫位線(第一寫位線WBL和第二寫位線WBLB)和寫字線WffL共同控制寫操作，所以具有較高的穩定性。並且在進行存儲器布局的時候，可以使用位交叉結構，不會造成「假讀」問題，因此，可以保證一個多比特錯誤中的錯誤比特來自於不同的字，能夠使用 ECC進行糾錯處理。以上實施方式僅用於說明本發明，而並非對本發明的限制，有關技術領域的普通技術人員，在不脫離本發明的精神和範圍的情況下，還可以做出各種變化和變型，因此所有等同的技術方案也屬於本發明的範疇，本發明的專利保護範圍應由權利要求限定。
權利要求
1.一種低電壓靜態隨機存儲器單元，其特徵在於，包括寫字線WWL、讀位線RBL、讀字線RWL、第一寫位線WBL、第二寫位線WBLB、NM0S管mnO mn3、PM0S管mpO、反相器invl inv2 ；所述NMOS管mnO的柵極連接讀字線RWL，源極連接讀位線RBL，漏極連接節點nO ；所述NMOS管mnl的柵極連接節點q，源極連接所述節點nO，漏極連接第二寫位線WBLB ；所述NMOS管mn2的柵極連接節點qb，源極連接第一寫位線WBL，漏極連接所述節點nO ；所述NMOS管mn3的柵極連接寫字線WWL，源極連接節點qbt，漏極連接所述節點nO ；所述PMOS管mpO的柵極連接寫字線WWL，源極連接所述節點qb，漏極連接所述節點qbt ；所述反相器invl的輸入端連接所述節點q，輸出端連接所述節點qb ；所述反相器inv2的輸入端連接所述節點qbt，輸出端連接所述節點q。
2.如權利要求1所述的低電壓靜態隨機存儲器單元，其特徵在於，所述反相器invl inv2均由NMOS管和PMOS管連接組成。
3.如權利要求2所述的低電壓靜態隨機存儲器單元，其特徵在於，所述反相器invl中 NMOS管和PMOS管的連接關係為所述NMOS管源極接地，所述PMOS管源極接電源，所述NMOS 管的柵極與所述PMOS管的柵極互相連接構成所述反相器invl的輸入端，所述NMOS管的漏極與所述PMOS管的漏極互相連接構成所述反相器invl的輸出端。
4.一種低電壓靜態隨機存儲器，其特徵在於，所述低電壓靜態隨機存儲器由多個權利要求1或者2或者3所述低電壓靜態隨機存儲器單元拼接而成。
5.一種利用權利要求1或者2或者3所述的低電壓靜態隨機存儲器單元進行寫操作的方法，其特徵在於，進行寫操作時，將讀字線RWL和寫字線WffL的電壓分別設置為O和VDD ； 當需要將節點q寫為O時，則將第一寫位線WBL和第二寫位線WBLB的電壓設置為VDD ；當需要將節點q寫為VDD時，則將第一寫位線WBL和第二寫位線WBLB電壓設置為O。
全文摘要
本發明公開了一種低電壓靜態隨機存儲器單元、存儲器和寫操作方法，涉及存儲器領域。該低電壓靜態隨機存儲器單元包括寫字線、讀位線、讀字線、第一寫位線、第二寫位線、NMOS管mn0～mn3、PMOS管mp0、反相器inv1～inv2；mn0的柵極連接讀字線，其源極連接讀位線，其漏極連接節點n0；mn1的柵極連接節點q，其源極連接節點n0，其漏極連接第二寫位線；mn2的柵極連接節點qb，其源極連接第一寫位線，其漏極連接節點n0；mn3的柵極連接寫字線，其源極連接節點qbt，其漏極連接節點n0。該低電壓靜態隨機存儲器單元，具有較高的穩定性，並且在進行存儲器布局的時候，可以使用位交叉結構，不會造成「假讀」問題。
文檔編號G11C11/413GK102157195SQ201110115338
公開日2011年8月17日 申請日期2011年5月5日 優先權日2011年5月5日
發明者劉俐敏, 張鋼剛, 李夏禹, 王源, 賈嵩 申請人:北京大學