使用於鎖相迴路之高速可程序同步計數器的製作方法
2023-07-02 08:37:36 5
專利名稱：使用於鎖相迴路之高速可程序同步計數器的製作方法
背景計算機硬碟機，亦如同所知之固定硬碟機或硬體機，已經變成一事實上計算機系統資料儲存的標準。他們的激增可被直接地歸因於他們的低價格，高儲存容量以及可信度，除了廣泛的可用性，還有低功率消耗，快速資料轉移速度且降低物理尺寸。
硬碟機典型地包含一或多旋轉磁性盤被裝進一環境控制的空間中。硬體機裝置可能具有幾個讀/寫頭其介於磁性盤之接口。磁碟驅動器裝置可能更包含電子裝置用來讀以及寫資料以及用來與其它裝置接合。電子裝置系被與讀/寫頭接合且包含電路以控制接頭位置以及產生或感應轉盤上之電磁場。電子裝置將從一主機裝置接收之資料轉碼，例如一人計算機，以及將該資料翻譯成磁性編碼，其系被寫到轉盤之上。當資料被要求，電子裝置定位該資料，感應磁性編碼，且轉譯編碼為二進位的數字數據。錯誤檢查以及修正可能亦被應用於確認精確的資料儲存以及恢復。
讀/寫頭偵測以及紀錄被編碼的資料為磁通量的面積。資料系藉由在兩鄰近的轉盤區域之一逆轉的通量之存在或缺乏來編碼。資料可能使用一如所知之」波峰偵測」的方法被讀取，藉由該方法，一分予讀/寫頭之電壓波峰系被偵測當一通量逆轉通過讀/寫頭時。然而，增加儲存密度，需要減少的波峰振幅，更好的訊號辨別以及更高的轉盤旋轉速度都將波峰推至更接近鄰近。因此，波峰偵測方法變為更加地複雜。
在讀/寫頭以及翻譯磁性編碼方法已經有進展。例如，磁阻(MR)讀/寫磁頭已經被發展。MR磁頭已經被設計具有增加敏感度以及增加訊號辨別。此外，如同所知的技術部分作出響應最大可能性(PRML)已經被發展。PRML基於磁碟驅動器裝置功能基於一實施於磁碟驅動器電子裝置的算法以讀取由磁通量逆轉所產生之模擬波形。取代尋找波峰值，PRML基於數字地機樣品模擬波形(部分作出響應)以及完成先進的訊號處理技術以決定由波形(最大可能性)所表現之一最相似的位模式。PRML技術容許磁性訊號中更多噪聲，允許使用較低品質的轉盤以及讀/寫磁頭，其亦增加製造產率以及較低成本。
由於硬體機裝置典型地由例如儲存成本/單元、資料轉換速度、功率需求以及形狀因素(物理尺寸)的因素而構成差異，對於增大的硬體機裝置組件有一需要證明在增加儲存容量、操作速度、可信度以及功率效率是有成本效益的。例如，PRML電子裝置可能包含一鎖相迴路(PLL)其提供一回饋時脈訊號用以同步化以PRML為基礎的硬體機裝置之讀以及寫的操作。回饋時脈訊號可能由一計數器從一電壓控制震蕩器(VCO)之輸出時脈訊號被衍生。該計數器，亦被參考如一分配者，當一所需的數量的高速時脈脈衝已經被計數時藉由產生一時脈脈衝衍生回饋時脈訊號。據此，計數器提供一回饋時脈訊號具有輸出時脈之一標準頻率。
因VCO輸出時脈訊號頻率增加，對於較大的計數器以提供具有VCO輸出時脈訊號頻率之一所需的標準頻率的一回饋時脈訊號的需要亦增加。然而，當計數器尺寸長大，則計數器速度減少。計數器設計可能提供增加的速度但是不可程序化。
據此，在此技術中，對一高速可程序化的同步計數器有一需要。
發明簡述一高速可程序化同步計數器其可被使用於一部份作出響應、最大可能性(PRML)讀/寫頻道系被揭露。計數器，亦被參考如一分配器，可被提供於一鎖相迴路(PLL)之回饋電路中。計數器從鎖相迴路中一電壓控制震蕩器(VCO)之一輸出時脈訊號衍生一回饋時脈訊號。
一可程序化同步高速計數器之實施例包含一時脈輸出；一最無意義位計數器；一最有意義位計數器；一計數輸入電路；以及一計數器輸出電路。時脈輸入可能被配置以接收一時脈訊號於一輸入節點上。時脈訊號可能為一由一VCO所提供之高速輸出時脈。
最無意義位計數器可能與時脈輸入節點耦合。最無意義位計數器系配置以減少一最無意義位計數值以因應一時脈訊號。最無意義位計數器更提供一訊號在一輸出節點於最無意義位計數器當最無意義位計數器減少至一零計數值時。
最有意義位計數器可能被與最無意義位輸出節點耦合。當最無意義位計數器提供零計數訊號於輸出節點，最有意義位計數器減少一最有意義位的計數值。最有意義的位計數器亦提供一訊號於一輸出節點對於最有意義的位零當最有意義的位計數器減少至一零計數值時。
最無意義位計數器可能因為最有意義的位計數器更被與輸出節點耦合。最無意義的位計數器重置為一最高計數值對於最無意義的位計數器，當最無意義的位計數器而具有一零計數值且最有意義的位輸出訊號具有一非零計數值時。最無意義的位以及最有意義的位計數器重新加載一初始狀態當最無意義的位以及最有意義的位計數器而具有一零計數值時。
計數輸入電路接收一計數值其系被程序化進入計數器中。計數值系包含最無意義的位以及最有意義的位。計數輸入電路程序化初始狀態對於最無意義的位計數器使用最無意義的位且程序化最有意義的位計數器使用最有意義的位。
計數器輸出系被與最無意義的位計數器以及最有意義的位計數器之輸出耦合。計數器輸出電路提供一時脈脈衝於一計數器輸出節點，以因應最無意義的位零態訊號以及最有意義的位零態訊號。
計數高速時脈脈衝之方法的實例包含步驟為接收一時脈訊號；接收一計數值，其包含最無意義的位以及最有意義的位；使用最無意義的位程序化一最無意義的位計數器且使用最有意義的位程序化一最有意義的位計數器；減少最無意義位計數器以因應時脈訊號且產生一最無意義位之零計數訊號當最無意義位計數器而具有一零值時；減少最有意義位計數器以因應最無意義位之零計數訊號且產生一最有意義位之零計數訊號當最有意義位計數器而具有一零值時；以及產生一輸出訊號以因應最無意義位之零計數訊號以及最有意義位之零計數訊號。
本發明簡介之前述討論系被提供僅藉由介紹的方式。在此部份沒有任何應該被限制如同權利要求中所述，其定義本發明的範圍。本發明之另外的目的以及優點將被提出於下列敘述中，以及在某程度上將明顯地從敘述，或可能被學習藉由本發明的實施。本發明的目的以及優點可能被了解且獲得藉由特別地在權利要求中指出之結合以及手段。
圖標簡要說明
圖1A描述一示範的硬體機裝置耦合一主機裝置之一方塊圖；圖1B描述使用一硬體機裝置伴隨讀/寫磁頻道之方塊圖2系一方塊圖描述一讀/寫頻道之一示範的鎖相迴路；圖3系一鎖相迴路之一高速可程序化同步計數器之方塊圖；圖4說明一高速可程序化同步計數器之狀態圖；圖5系一高速可程序化同步計數器之一最無意義位計數器組件之一方塊圖；圖6系一高速可程序化同步計數器之一最有意義位計數器組件之方塊圖；圖7系一最無意義位計數器之邏輯電路之摘要圖；圖8系一最有意義位計數器之邏輯電路之摘要圖；圖9說明一流程圖根據計數高速時脈脈衝之一示範的方法。
詳細說明此處所數之實施例關於一部份作出響應，最大可能性(PRML)為基礎之讀/寫頻道。讀/寫頻道系與一硬體裝置之讀/寫磁頭耦合。此處，措詞」耦合」系定義為表示直接地連接至或間接的連接經過一或多中間組件。此中間組件可能包含硬體或軟體基礎組件。讀/寫頻道將數字資料從一主機裝置轉變成電子脈衝以控制一讀/寫磁頭雌性地讀以及紀錄資料到硬碟中。在讀的操作期間，讀/寫頻道接收一模擬波形磁性地由讀/寫磁頭感應且轉變其波形為數字資料而儲存於硬碟中。
圖標的實施例提供一高速可程序化同步計數器(高速計數器)使用於一PRML基礎的讀/寫頻道之鎖相迴路(PLL)。高速計數器從一電壓控制震蕩器(VCO)產生之一高速輸出時脈衍生一時脈訊號。時脈訊號系被衍生藉由當一被程序化的數量的VCO輸出時脈訊號脈衝已經在一計數器輸入節點被接收時產生一時脈訊號脈衝於一計數器輸出節點。據此，高速計數器提供一時脈訊號，其具有一VCO輸出時脈訊號之標準頻率。
高速計數器可能被程序化以產生一具有所需VCO輸出時脈訊號之標準頻率時脈訊號。時脈訊號可能被使用在一PLL之回饋電路，以控制VCO輸出時脈訊號之頻率。例如，當其需要VCO輸出時脈訊號以具有一頻率其係為一參考時脈訊號之頻率的20倍，則計數器倍程序化以一計數值為20。由一計數值20，高速計數器將產生一時脈訊號為每20脈衝之VCO輸出時脈訊號。時脈訊號脈衝共同地將形成一回饋時脈訊號。回饋時脈訊號可能被與參考時脈訊號比較且VCO被調整以提供一VCO輸出時脈訊號，其系參考時脈訊號的20倍。當參考時脈訊號具有一頻率為40MHz，舉例來說，則VCO輸出時脈訊號將為同步化於20倍的參考時脈訊號頻率而具有一頻率為800MHZ。
本實施例將被解釋以參考隨附的圖1至九。現在參考圖1A，一硬體機裝置100耦合一主機裝置112之方塊圖被顯示。為了更加清晰，一些組件，例如一伺服/促動器電動機控制，均未顯示。機裝置100包含磁性表面以及軸電動機102，讀/寫磁頭以及促動機配件104，前置擴大機106，一讀/寫頻道108以及一控制器110。前置擴大器106系與讀/寫頻道108耦合經由接口114以及116。控制器110與讀/寫頻道108經由接口118以及120交界。
為了從硬碟100讀取，主機裝置112提供一位置識別器其辨別磁碟驅動器裝置上數據的位置，如一圓柱以及扇形地址。控制器110接收此地址以及決定轉盤102上資料之物理位置。控制器110接著移動讀/寫磁頭進入適合的位置以旋轉於接近讀/寫磁頭104。當數據旋轉時，讀/寫磁頭104感應逆轉通量之存在或缺乏，產生一束的模擬訊號資料。此資料系被通過到前置擴大器106其放大訊號且通過資料到讀/寫頻道108經由接口114。如同下面將被討論，讀/寫頻道接收被放大的模擬波形從前置擴大器106且解碼此波形為其所顯示之數字二進位的資料。此數字二進位數據系接著經過控制器110經由接口118。控制器110以祝基裝置112為硬體機裝置100接口且可能包含額外的功能，例如快取或錯誤偵測/修正功能，打算增加操作速度以及/或硬體機裝置100之可信度。
對於寫的操作，主機裝置112提供控制器110具有二進位數字資料被寫以及寫入該數據之位置，如圓柱以及扇形地址。控制器110移動讀/寫磁頭104至一設計的位置且傳送二進位的數字數據被寫至讀/寫頻道108經由接口120。讀/寫頻道108接收二進位的數字資料，將其編碼且產生一模擬訊號其被使用以機讀/寫磁頭104給予適當的磁通量逆轉到表現二進位數字資料之磁性轉盤102之上。訊號被傳送至前置擴大器106經由接口116其機讀/寫磁頭104。
參考圖1B，一示範的讀/寫頻道108系被顯示其支持部分作出響應最大可能性(PRML)編碼技術使用於圖1A之硬體機裝置100。為了清晰，一些組件已經被省略。讀/寫頻道108可能被執行如同一集成電路使用一互補的金屬氧化物半導體(CMOS)方法之電晶體具有一有效頻道長度0.18微米。其將被鑑別其它處理技術以及特徵尺寸可能被使用且此處所揭露之電路系統可能被進一步與其它電路系統整合，包含硬碟電子裝置例如硬碟控制器邏輯。如同已經描述的，讀/寫頻道108在二進位數字資料以及轉盤102上表現磁通量之模擬訊號之間轉變。讀/寫頻道108系被分割成兩個主要部分，讀取路徑156以及寫入路徑158。
寫入路徑158包含一平行於串聯之整流器144，一進行長度限制的編碼器(RLL)146，一同位編碼器148，一寫入預先補整電路150以及一機電路152。平行於串聯之整流器144從主機裝置112經由接口120以一時間內8位接收資料。整流器144使輸入資料連續且傳送一連串的位束至RLL編碼器146。RLL編碼器146將連續位束編碼成為象徵性的二進位序列根據一行進長度限制的算法來記錄於轉盤102上。示範的RLL編碼器可能使用一32/33位象徵密碼以確定通量逆轉系被適當地隔開且沒有通量逆轉之長串資料系不被紀錄。RLL編碼資料系接著傳遞到同位編碼器148，其加入一同位位到資料中。在示範的同位編碼器148中，偶數同位系被使用以確定長串的0以及1系不被紀錄因為此被紀錄的資料之磁性特性。同位編碼的資料可能隨後被處理如一模擬訊號而非一數字訊號。模擬訊號系傳遞至一寫入預先補整電路150，其動態地調整位束之脈衝寬度以負責在紀錄程序中之磁扭曲。被調整的模擬訊號被傳遞至一機電路152，其機訊號到前置擴大器106經由接口116以機讀/寫磁頭104且紀錄資料。示範的機電路152包含一偽放射器結合邏輯(PECL)機電路，其產生一獨特的輸出至前置擴大器106。
讀取路徑156包含一減少電路/輸入阻抗122，一可變獲得擴大器(VGA)124，一磁阻不對稱線性化器(MRA)126，一連續時間過濾器(CTF)128，一緩衝器130，一模擬對數字轉換器(ADC)132，一有限脈衝作出響應(FIR)過濾器134，一插入時脈恢復(ITR)電路136，一Vertibi算法偵測器138，一同位偵測器140以及一行進長度限制(RLL)偵測器142。從轉盤102藉由讀/寫磁頭104被感應之擴大的磁訊號系由讀/寫頻道108經由接口114接收。表現被感應的磁訊號之模擬訊號波形系首先穿過一輸入阻抗122，其系一開關電路用以使訊號減弱且負責任何輸入的阻抗。被減弱的訊號接著被傳遞至一VGA124擴大該訊號。被擴大的訊號系接著被傳遞至MRA 126調整訊號任何在紀錄程序中所造成之扭曲失真。實質上，MRA 126執行寫入路徑158中寫入預先補整電路150之相反的功能。訊號系接著被通過CTF128，其可能實質上為一低通過過濾器，用以過濾掉噪聲。被過濾之訊號系接著傳遞至ADC 132經由緩衝器130其取模擬訊號之樣品且轉變其為一數字訊號。數字訊號系接著傳遞到一FIR過濾器134且接著再被傳遞到一時脈恢復電路136。
時脈恢復電路136可能被連接(無顯示於途中)至FIT過濾器134，MRA 126以及VGA 124在一回饋方向用以調整這些電路根據接收的訊號以提供時脈補整。示範的FIR過濾器134可能為一10-tap的FIR過濾器。數字訊號系接著傳遞至Viterbi算法偵測器138，其決定數字訊號所表現之二進位的位模式使用數字訊號程序技術。示範的Viterbi演算偵測器138使用一32狀態Viterbi處理器。數字訊號所表示之二進位的資料系接著傳遞至同位偵測器140，其移除同位位，且接著傳遞到RLL偵測器142。RLL偵測器142將二進位的RLL編碼符號轉譯為實際的二進位數據。此資料接著傳遞到控制器110經由接口118。
讀/寫頻道108更包含一時脈合成器154其可能包括一鎖相迴路(PLL)。參考圖2，一示範的PLL電路200其包括一高速可程序化同步計數器(計數器)210被顯示。PLL包括一相偵測器202，一充電幫浦204，一迴路過濾器206，一電壓控制震蕩器(VCO)208，以及計數器210被提供於一回饋迴路中而介於VCO 208以一相偵測器202之間。
相偵測器202比較兩輸入訊號，決定輸入訊號之間的一延遲且產生控制訊號相關於延遲於一輸出上。相偵測器202輸出可能與充電幫浦204耦合。因應從相偵測器202之控制訊號，充電幫浦204充電或放電迴路過濾器206藉由提供正或負電流，分別地，在一迴路過濾器節點220。迴路過濾器206維持一電壓在迴路過濾器節點220上。VCO208系被與迴路過濾器節點220耦合。VCO產生一VCO輸出時脈訊號於一輸出時脈節點222上因應在迴路過濾器節點220上之電壓。VCO208使VCO輸出時脈訊號之頻率變更基於迴路過濾器節點220的電壓。
充電幫浦204可為任何傳統設計的充電幫浦其被配置以提供電流到一迴路過濾器節點。充電幫浦204可能包括一上電流源224選擇性地與迴路過濾器206耦合在迴路過濾器節點220。充電幫浦204更可能包含一下電流源226選擇性地與迴路過濾器206耦合在迴路過濾器節點220。在一實施例中，充電幫浦系被描述於一般讓渡的美國專利申請號＿＿＿＿＿＿，標題」LOW VOLTAGE CHARGE PUMP FOR PHASELOCKED LOOP」，Michael A.Ruegg et a1.申請於2001年五月十五日，其系整體被合併入此處參考。
充電幫浦204更可能包含一偏移消去電路，以消除從相偵測器202以及充電幫浦204之偏移量。在一實施例中偏移量消去電路系被描述於眾所周知讓度的美國專利申請號＿＿＿＿＿＿，標題為」OFFSETCANCELLATION OF CHARGE PUMP BASED PHASE DETECTOR」由Michael A.Ruegg et al.申請於2001年五月二十五日，其系完全併入此處參考。
迴路過濾器206可能與充電幫浦204以及VCO 208耦合於迴路過濾器節點220。迴路過濾器206可能為一傳統的低通量過濾器，包含電容裝置以及阻抗裝置(未顯示)。迴路過濾器206可維持在迴路過濾節點之電壓基於提供至迴路過濾器節點220之電流。
VCO 208可能與迴路過濾器206耦合於迴路過濾器節點220。VCO208產生一VCO輸出時脈訊號在一輸出節點222。VCO輸出時脈訊號系被使用在PRML之硬體裝置來合成讀以及寫的操作。
計數器210可能與輸出時脈節點222耦合。VCO輸出時脈訊號被接收於高速計數器210之輸入。計數器210衍生一回饋計數訊號藉由計數VCO輸出計數訊號之脈衝以及對相繼輸出時脈脈衝之一程序化的數量之每一發生提供一回饋計數脈衝。時脈器提供回饋時脈脈衝於一計數器出節點228。經由舉例，當一VCO輸出時脈訊號在輸出時脈節點222具有一頻率為800MHz且計數器210系被程序化以計數20輸出時脈脈衝，計數器210將提供每一為20輸出時脈脈衝之一輸出時脈脈衝。據此，回饋時脈訊號將具有一頻率為40MHz(1/20th的VCO輸出訊號)。
相偵測器202控制充電幫浦204充電或放電電位在迴路過濾器節點238。相偵測器202包含一第一相偵測器輸入230以及一第二相偵測器輸入232。相偵測器202決定是否充電或放電迴路過濾器206基於在第一輸入230以及第二輸入232之輸入訊號之間的一延遲。在一傳統的PLL電路中，一參考訊號系被提供於第一相偵測輸入230以及回饋時脈訊號系被提供至第二相偵測器輸入232。相偵測器202比較再回饋時脈訊號之間的延遲且控制充電幫浦204對迴路過濾器206放電或充電。迴路過濾器節點220之電位系被調整至同步於具有參考時脈訊號之一增大邊緣之一回饋時脈之增大邊緣。
現在參考圖3，一高速可程序化同步計數器(高速計數器)210之實施例。計數器210具有一計數值輸入節點312，一時脈輸入節點314，以及一輸出節點320。計數器210可能被使用提供於計數值輸入節點312之一計數值N程序化。計數值N指定一數量藉其VCO輸出時脈訊號被分配以衍生回饋時脈訊號。計數值N以二進位形式表現藉由多重位包含最無意義的位a2:0以及多重最有意義的位a5:3。
一時脈訊號系被提供於時脈輸入節點314。時脈訊號可能為一VCO208之輸出時脈訊號。計數器210系被配置以衍生回饋時脈訊號脈衝於輸出節點320被提供於時脈輸入節點314之時脈訊號之每一相繼N脈衝。據此，計數器210產生一具有頻率為1/N提供在時脈輸入節點314之時脈訊號之回饋時脈訊號。
計數器201包含一最無意義位計數器(LSB計數器)302，一最有意義位計數器(MSB)304，以及一輸出電路306。在計數值輸入節點312接收之最無意義的位a2:0被提供至LSB計數器302。相似的，在計數值輸入節點312接收之最有意義的位a5:3系被提供至MSB計數器304。LSB計數器302以及MSB計數器304系被安裝為並聯的具有可程序化連續計數狀態。LSB計數器302被程序化為一初始計數狀態其系被與最無意義的位a2:0聯合且MSB系被程序化為一初始狀態結合一最有意義的位。
LSB計數器302減少最無意義位計數狀態從初始狀態到一零計數狀態。對於每一時脈訊號之脈衝，LSB計數器302減少一單一計數狀態。當LSB計數器302具有一零計數狀態，LSB計數器產生一零態訊號」1hit」在一LSB輸出節點316。當LSB計數器而具有一非零狀態，LSB計數器產生一非零狀態訊號」n_1hit」於LSB輸出節點316。經由舉例，當最無意義的位a2:0具有一計數值」3」，LSB計數器302被程序化為初始狀態結合」3」。在每一後續的時脈脈衝期間被接收於時脈輸入節點314，LSB計數器302減少一單一狀態。當LSB計數器302具有一零態，其發生在3時脈訊號脈衝之後，LSB計數器302產生一零態訊號」1hit」在LSB輸出節點316。
MSB計數器304系被與LSB輸出節點316耦合。MSB計數器304系被配置以減少最有意義的位計數狀態從初始狀態到一零計數狀態。對於每一時脈訊號之脈衝，MSB計數器304決定是否減少一後繼的MSB計數器狀態。MSB計數器304減少一單一狀態在一時脈脈衝的期間當LSB計數器302產生零態訊號」1hit」在LSB輸出節點316。MSB計數器304在一時脈脈衝訊號期間並不改變MSB計數器狀態，當LSB計數器產生非零狀態訊號」n_1hit」於LSB輸出節點316時。當MSB計數器304具有一零計數狀態，MSB計數器304產生一零態訊號」mhit」於一MSB輸出節點318上。當MSB計數器而具有一非零狀態，MSB計數器產生一非零訊號」n_mhit」於MSB輸出節點318。
在一實施例中，LSB計數器302可能被與MSB計數器輸出節點318耦合。LSB計數器302可能被配置以重置LSB計數狀態為一最高狀態在一時脈脈衝期間，當LSB計數器302具有一零態且MSB計數器304具有一非零狀態訊號」n_mhit」被提供於MSB輸出節點時。在後續的時脈脈衝期間，LSB計數器302撿燒LSB計數器狀態到一零態LSB計數器302。當LSB計數器302以及MSB計數器304每一具有一零計數狀態時，LSB計數器302可能被程序化為初始狀態以最無意義的位a2:0。相似地，當LSB計數器302以及MSB計數器302每一具有一零計數狀態時，MSB計數器304可能被程序化為初始狀態以最有意義的位a5:3。LSB計數器302之零計數狀態可能藉由偵測產生於LSB計數輸出節點316之零計數訊號」1hit」決定。MSB計數器304之零計數狀態可能藉由偵測產生於MSB計數器輸出節點318之靈計數訊號」mhit」來決定。
提供於時脈輸入節點314之時脈訊號可能具有一多變的頻率。在一實施例中，時脈訊號具有一最大頻率為2.5GHz。計數器210可能至少為一6-位的同步計數器，其具有一3-位同步MSB計數器304與一3-位同步LSB計數器302同步化。其它實施例中，例如一8-位計數器而具有兩個4-位同步計數器，或一7-位計數器而具有一3-位計數器以及一4-位計數器可能被提供。
輸出電路306系被配置以為回饋時脈脈衝在輸出節點320之鎖閂。輸出電路306提供回饋時脈脈衝當MSB計數器304產生一零態訊號」mhit」時且LSB計數器302產生一零態訊號」1hit」。輸出電路306可能包含一閘308以及一鎖閂310。閘308系與輸出節點316及318耦合。當」mhit」以及」1hit」具有一邏輯值」1」閘308提供一訊號到鎖閂310。相應地，鎖閂310產生一時脈脈衝到輸出節點320。在一實施例中，閘308系一活級AND閘以及鎖閂310為一D-型的正反器。輸出電路306可能與邏輯閘308以及鎖閂310之任何結合實施。例如，閘308可為任何多輸入，單輸出邏輯閘，如一OR閘，一NADN閘，NOR閘，XOR閘或多任務器。相似地，鎖閂310，可能為任何設計正反器，例如一S/R-型正反器，或一J/K型正反器。
現在參考圖4，示範的狀態圖4 00被顯示一6-位同步計數器而具有兩個3-位的計數器。狀態途中包含一LSB計數器狀態圖402以及一MSB計數器狀態圖404。LSB計數器狀態圖402包含一計數電路之LSB計數器302之狀態圖406以及LSB計數器302之輸出訊號之一狀態圖408。MSB計數器狀態圖404包含MSB計數器304之一計數電路之狀態圖410以及MSB計數器304之輸出訊號之一狀態圖412。狀態圖402以及404說明6-位高速同位計數器210之每一3-位計數器之操作。一計數狀態之狀態圖406以及410，說明當LSB計數器302之狀態以及MSB計數器304之狀態，個別地，被減少。狀態圖408以及412說明當LSR計數器302輸出訊號」1hit」以及MSB計數器304輸出訊號」mhit」被開關。
現在參考圖5，一示範的3-位LSR計數器302被配置以操作根據圖4之狀態圖402之一方塊圖被顯示。LSB計數器302包含一LSB零態電路502以及一LSB計數電路504。LSB計數器302更可能包括一解碼器512。解碼器512可能被與計數值輸入節點312耦合。解碼器可能被配置以接收最無意義的位a2:0。在一實施例中，解碼器512可能被配置以程序化LSB計數器302至初始狀態結合最無意義的位a2:0。當LSB計數器302被配置以連續地減少根據一灰碼，解碼器可能被配置以轉變最無意義的位a2:0成為一符合的灰碼值。解碼器512程序化LSB計數器302為初始狀態聯合灰碼化的最無意義的位a2:0。
LSB計數電路504系被配置以產生一最無意義位的計數值。LSB計數電路504包含一LSB減少電路508符合每一的最無意義位a2:0。LSB減少電路506具有一位輸入b0、b1以及b2且一位值輸出d0、d1以及d2。減少電路506可能具有一LSB計數器邏輯電路508以及一鎖閂510。一鎖閂510之輸入系耦合一LSB計數器邏輯電路508之輸出。鎖閂510之輸出提供位值d0、d1以及d2。其系較佳地為鎖閂510為一D-型正反器。鎖閂510可能為任何形式的數字正反器而具有一資料儲存狀態，例如一J/K-型正反緝獲S/R-型正反器。
LSB計數器302之初始狀態系被程序化藉由設定每一鎖閂510之狀態唯一相因應的由解碼器512所提供之值b0、b1以及b2。對於每一時脈脈衝，LSb計數電路504減少最無意義位計數值。LSB計數器邏輯508決定符合鎖閂510之下一狀態基於計數器輸出」mhit」、」1hit」、」n_mhit」以及」n_1hit」，且輸出d0、d1以及d2被提供於計數器邏輯508之一輸入。LSB計數器邏輯508產生一訊號符合鎖閂510之下一狀態。鎖閂510提供下一狀態於輸出d0、d1以及d2。共同地，輸出d0、d1以及d2提供LSB計數器302之狀態之計數值。
LSB零態電路502產生零態輸出」1hit」根據圖4之輸出訊號狀態圖408。LSB零態電路502可能包含邏輯開關516以及一鎖閂514耦合邏輯開關。邏輯開關516可能被安裝具有互補的金屬氧化物半導體(CMOS)電晶體。CMOS電晶體系被配置以決定LSB計數器302之零態。邏輯開關516決定LSB計數器302之零態在一時脈脈衝期間優先於LSB計數器302之零態。在一時脈脈衝期間，當LSB計數器302具有一零態時，邏輯開關516變更鎖閂514的狀態以提供零態訊號」1hit」。在一實施例中，鎖閂514系一D-型正反器。鎖閂514可能為任何形式的數字正反器而具有一資料儲存狀態，例如一J/K-型正反緝獲S/R-型正反器。
現在參考圖6，一示範的3-位MSB計數器304被配置以操作根據圖4之狀態圖404之方塊圖系被顯示。MSB計數器304包括一MSB零態電路602以及一MSB計數電路604。MSB計數器304可能更包含一解碼器612。解碼器612可能被與計數值輸入節點312耦合。解碼器可能被配置以接收最有意義的位a5:3。在一實施例中，解碼器612可能被配置以程序化MSB計數器304為初始狀態聯合最無意義的位a5:3。當MSB計數器304被配置以減少根據一灰碼，解碼器可能被配置以轉變最有意義的位符合灰碼值。解碼器612被配置以程序化MSB計數器304至一初始狀態聯合灰碼化的最有意義的位a5:3。
MSB計數電路604系被配置以產生一最有意義的位計數值。MSB計數電路604包括一MSB減少電路608符合每一的最有意義的位a5:3。MSB減少電路606具有一位輸入b3、b4以及b5，以及一位值輸出d3、d4以及d5。減少電路606可能具有一MSB計數器邏輯電路608以及一鎖閂610。鎖閂610之一輸入系與一MSB計數器邏輯電路608之輸出耦合。鎖閂610之一輸出提供位值d3、d4以及d5。其系較佳地為鎖閂610系一D-型正反器，鎖閂610可能為任何形式的數字正反器而具有一資料儲存狀態，如一J/K-型正反緝獲S/R-型正反器。
MSB計數器304之初始狀態系被程序化藉由設定每一鎖閂610之狀態為一符合解碼器612所提供之值b3、b4以及b5。MSB計數電路604減少最有意義位計數值當LSB計數器302提供零計數訊號於輸出節點316。MSB計數器邏輯608決定鎖閂610的下一狀態基於計數器輸出」mhit」、」1hit」、」n_mhit」以及」n_1hit」，以及在計數器邏輯608之一輸入所提供之輸出d3、d4以及d5。MSB計數器邏輯608產生一控制訊號符合相應的鎖閂610之下一狀態。鎖閂提供下一狀態於輸出d3、d4以及d5。共同地，輸出d3、d4以及d5提供MSB計數器304之狀態計數值。
MSB零態電路602產生零態輸出」mhit」根據圖4之輸出訊號狀態圖410。MSB零態電路602可能包含邏輯開關616以及一鎖閂614耦合邏輯開關。邏輯開關616可能被裝配有CMOS電晶體被裝置以決定MSB計數器304之零態。邏輯開關616決定MSB計數器304之零態在一時脈脈衝期間優先於MSB計數器之零態。在一時脈脈衝期間，當MSB計數器304具有一零態，邏輯開關616變更鎖閂614的狀態以提供零態訊號」mhit」。在一實施例中，鎖閂614系一D-型正反器。鎖閂614可能為任何形式的數字正反器而具有一資料儲存狀態，如一J/K-型正反緝獲S/R-型正反器。
現在參考圖7，一示範的LSB計數器邏輯508之電路系被顯示。LSB計數器邏輯508可能被實施伴隨一電晶體排列於一CMOS裝置具有一或多PMOS電晶體以及一或多NMOS電晶體。在一實施例中，PMOS電晶體可能被裝備如一工作裝置且NMOS電晶體被裝配以提供LSB計數器邏輯輸出之邏輯開關。在另外的實施例中，PMOS電晶體系一工作抵抗的裝置。
現在參考圖8，一MSB計數器邏輯608之示範的電路系被顯示。LSB計數器邏輯608可能被實施伴隨有電晶體排列於一CMOS裝置中具有一或多PMOS電晶體以及一或多NMOS電晶體。在一實施例中，PMOS電晶體可能被裝備如一工作裝置且NMOS電晶體被裝配以提供MSB計數器邏輯輸出之邏輯開關。在另外的實施例中，PMOS電晶體系一工作抵抗的裝置。
較佳地是此處所述之CMOS電晶體系被裝配以操作使用一供應電壓少於2.0V。在一實施例中，CMOS電晶體具有一頻道長度少於0.18微米且可操作於一供應電壓小於1.8V之下。
參考圖9，一方法900用以計數高速時脈脈衝之流程圖系被顯示。該方法包含接收902一時脈訊號的步驟；接收904一計數值；程序化906一LSB計數器以及一MSB計數器；減少908 LSB計數器以因應時脈訊號；減少910 MSB計數器以因應一最無意義位計數器零計數訊號；以及產生912一輸出訊號以因應最無意義位之零計數訊號以及一最有意義位之零計數訊號。
接收904一計數值的動作包含接收最無意義的位以及最有意義的位。最無意義的位以及最有意義的位共同地表現高速計數器之計數值。
程序化906之動作包含程序化LSB計數器使用最無意義的位以及MSB計數器使用MSB計數器。程序化LSB計數器以及MSB計數器設定LSB計數器以及MSB計數器為一初始狀態。
減少908一LSB計數器的動作包含產生一最無意義位之零計數訊號當LSB計數器而具有一零態。相似地，減少一MSB計數器包含產生一最有意義位之零計數訊號當最有意義位之計數器而具有一零態時。最無意義位之零計數訊號系被提供於一LSB計數器之輸出節點，以及最有意義位計數訊號系被提供於LSB計數器之一輸出節點。
不同的執行方法可被了解為在本發明之範圍中。可以從一高速時脈訊號衍生一回饋計數訊號之一高速可程序化的同步計數器可被獲得。本發明的實施例系可應用到一PRML基礎的硬碟機裝置讀/寫頻道之高速可程序化的同步計數器。特別是，高速可程序化同步計數器可能被提供如一鎖相迴路中之一回饋電路之組件。
高速可程序化同步計數器之所有的組件可能與讀/寫頻道被整合於一單一集成電路半導體晶片上。二者擇一地，計數器電路之一些或全部的組件可能被實施於一或多個集成電路在一讀/寫頻道之外部。
雖然本發明之特別的實施例已經被顯示且描述，修飾的實例仍可能做出。其系因此被附屬的權利要求所預期，包含所有相等效果，涵蓋所有這類型的改變與修飾。
權利要求
1.一種可程序高速計數器，其包含一時脈輸入電路運作以接收一時脈訊號於一時脈輸入節點；一最無意義位之計數器耦合該時脈輸入節點，且運作以減少因應該時脈訊號之一最無意義位之計數值且提供一最無意義位之零態訊號於一最無意義位之輸出節點；一最有意義位之計數器耦合該最無意義位之輸出節點，且運作以減少因應該最無意義位之零計數值以減少一最有意義位之計數值，且提供一最有意義位之零態訊號於一最有意義位之輸出節點；一計數輸入電路被配置以接收一計數值，其包含最無意義位以及最有意義的位，該計數輸入電路運作以使用該最無意義的位來程序化該最無意義的位計數器以及使用該最有意義的位來程序化該最有意義的位計數器；以及一計數器輸出電路運作以提供一時脈脈衝於一計數器輸出節點，以因應於該最無意義的位零態訊號以及該最有意義的位零態訊號。
2.根據權利要求第1項所述之高速計數器，其中該最無意義的位計數器系與該最有意義的位輸出節點耦合，該最無意義的位計數器被配置以重置該最無意義的位計數值以因應該最無意義的位零態訊號以及一最有意義位之非零計數訊號。
3.根據權利要求第2項所述之高速計數器，其中該最無意義位之計數器包含一最無意義位計數電路運作以產生一最無意義位計數值且減少該最無意義位計數值以因應於該時脈訊號；以及一最無意義位零態電路與該最無意義位減少電路耦合且當最無意義位減少電路產生一零計數值時，運作以提供該最無意義位零態訊號於該最無意義位輸出節點。
4.根據權利要求第3項所述之高速計數器，其中該最無意義位計數電路包含一最無意義位減少電路對應每一的該最無意義位。
5.根據權利要求第4項所述之高速計數器，其中每一最無意義位減少電路包含一最無意義位邏輯電路運作以決定一隨後的最無意義的位值；以及一最無意義位鎖閂運作以耦合該最無意義的位值至一最無意義位的值輸出。
6.根據權利要求第5項所述之高速計數器，其中該最無意義位計數器包含一數字同步3一位計數器。
7.根據權利要求第6項所述之高速計數器，其中該最無意義位計數器系被配置以根據一灰碼(Gray Code)而減少該最無意義位之計數值。
8.根據權利要求第7項所述之高速計數器，其中該最無意義位邏輯電路包含一或多PMOS電晶體以及一或多NMOS電晶體被安裝在一CMOS排列之中。
9.根據權利要求第8項所述之高速計數器，其中該PMOS電晶體系被安裝如工作裝置。
10.根據權利要求第9項所述之高速計數器，其中該計數器輸出電路包含一邏輯閘具有一最無意義位輸入與該最無意義位計數器輸出節點耦合，且一第二輸入與該最有意義位計數器輸出節點耦合，該邏輯閘被運作以提供一邏輯訊號於一閘輸出節點而對該最無意義位計數器零態以及該最有意義位計數器零態作出響應；以及一鎖閂與該邏輯閘輸出節點耦合且運作以提供該時脈脈衝於該計數器輸出節點以對從該邏輯閘而來之邏輯訊號作出響應。
11.根據權利要求第10項所述之高速計數器，其中該脈衝訊號包含該時脈訊號之一周期性的訊號脈衝，其具有一頻率介於100MHz與2.5GHz之間。
12.根據權利要求第2項所述之高速計數器，其中該最有意義位計數器系運作以減少該最有意義位計數值以對該最無意義位之零計數作出響應。
13.根據權利要求第12項所述之高速計數器，其中該最有意義位計數器包含一最有意義位計數電路運作產生一最有意義位計數值以及因應該時脈訊號而減少該最有意義計數值；以及一最有意義位之零態電路與該最有意義位減少電路耦合且運作以在該最有意義位減少電路產生一零計數值時，提供該最有意義位之零態訊號於該最有意義位輸出節點上。
14.根據權利要求第13項所述之高速計數器，其中該最有意義位計數電路包含一最有意義位減少電路對應於每一該最有意義位。
15.根據權利要求第14項所述之高速計數器，其中每一最有意義位減少電路包含一最有意義位之邏輯電路運作以決定一隨後的最有意義的位值；以及一最有意義位鎖閂運作以耦合該最有意義的位值到一最有意義的位值輸出。
16.根據權利要求第15項所述之高速計數器，其中該最有意義位的計數器包含一數字同步3-位計數器。
17.根據權利要求第16項所述之高速計數器，其中該最有意義位計數器系被配置以根據一灰碼(Gray Code)而減少該最有意義位計數值。
18.根據權利要求第17項所述之高速計數器，其中該最無意義位邏輯電路包含一或多PMOS電晶體以及一或多NMOS電晶體被安裝於一CMOS排列中。
19.根據權利要求第18項所述之高速計數器，其中該PMOS電晶體系被安裝如工作裝置。
20.根據權利要求第19項所述之高速計數器，其中該計數器輸出電路包含一邏輯閘具有一最無意義位輸入與該最無意義位計數器輸出節點耦合以及一第二輸入與該最有意義位計數器輸出節點耦合，該邏輯閘被運作以提供一邏輯訊號於一閘輸出節點，以因應該最無意義位計數器零態以及該最有意義位計數器零態；以及一鎖閂與該邏輯閘輸出節點耦合且運作以提供該時脈脈衝於該計數器輸出節點，以因應從該邏輯閘而來之邏輯訊號。
21.根據權利要求第20項所述之高速計數器，其中該脈衝訊號包含該時脈訊號之一周期性的單一脈衝，其具有一頻率介於100MHz與2.5GHz之間。
22.一種計數高速時脈脈衝的方法，該方法包含動作接收一時脈訊號；接收一計數值，其包含最無意義的位以及最有意義的位；使用該最無意義的位來程序化一最無意義位之計數器以及使用該最有意義的位來程序化一最有意義位之計數器；當該最無意義位之計數器而具有一零值時，減少該最無意義位之計數器以因應該時脈訊號且產生一最無意義位之零計數訊號；當該最有意義位之計數器而具有一零值時，減少該最有意義位之計數器以因應該最無意義位之零計數訊號且產生一最有意義位之零計數訊號；以及產生一輸出訊號以因應該最無意義位之零計數訊號以及該最有意義位之零計數訊號。
23.根據權利要求第22項所述之方法，其中更包含當該最有意義位之計數器而具有一非零值時，產生一最有意義位之非零計數訊號；以及重置該最無意義之位計數器以因應該最無意義位之零計數訊號以及一最有意義位之非零計數訊號。
24.根據權利要求第23項所述之方法，其中該接收一時脈訊號的步驟包含接收一時脈訊號具有一大體上周期性的方波，其頻率介於100MHz以及2.5MHz之間。
25.根據權利要求第24項所述之方法，其中減少該最無意義的位計數器的步驟包含減少一3-位的同步計數器以CMOS電路執行而具有PMOS電晶體以及NMOS電晶體，其中該PMOS電晶體系被安裝作為工作裝置。
26.根據權利要求第25項所述之方法，其中減少該最有意義位的步驟包含減少以CMOS電路執行之一3-位同步計數器而具有PMOS電晶體以及NMOS電晶體，其中該PMOS電晶體系被安裝作為工作裝置。
27.一硬碟機包含一部分作出響應，最大可能性基於具有一鎖相迴路之讀/寫頻道，該鎖相迴路具有一高速可程序化同步計數器被耦合於回饋迴路中。
28.根據權利要求第27項所述之硬碟機，其中該高速可程序化同步計數器包含一時脈輸入電路運作以接收一時脈訊號於一時脈輸入節點上；一最無意義位計數器與該時脈輸入節點耦合且運作以減少一最無意義位之計數值以因應該時脈訊號且提供一最無意義位之零態訊號於一最無意義位之輸出節點；一最有意義位之計數器與該最無意義位之輸出節點耦合且運作以減少一最有意義位之計數值以因應該最無意義位之零計數值以及提供一最有意義位之零態訊號於一最有意義位之輸出節點；一計數輸入電路被配置以接收一計數值，其包含最無意義的位以及最有意義的位，該計數輸入電路運作以使用該最無意義的位來程序化該最無意義位計數器以及使用該最有意義的位來程序化該最有意義位之計數器；以及一計數器輸出電路運作以提供一時脈脈衝於一計數器輸出節點，以因應該最無意義位零態訊號以及該最有意義位零態訊號。
29.根據權利要求第28項所述之硬碟機，其中該最無意義位之計數器系與該最有意義位之輸出節點耦合，該最無意義位之計數器系被配置以重置該最無意義位之計數值以因應該最無意義位之零態訊號以及一最有意義位之非零計數訊號。
30.根據權利要求第29項所述之硬碟機，其中該最無意義位之計數器包含一最無意義位計數電路運作以產生一最無意義位計數值且減少該最無意義位計數值以因應該時脈訊號；以及一最無意義位之零態電路與該最無意義位減少電路耦合且當該最無意義位減少電路產生一零計數值時，運作以提供該最無意義位之零態訊號於該最無意義位之輸出節點上。
31.根據權利要求第30項所述之硬碟機，其中該最有意義位之計數器，包含一最有意義位之計數電路運作以產生一最有意義位之計數值且因應該時脈訊號減少該最有意義位之計數值；以及一最有意義位之零態電路與該最有意義位減少電路耦合，且當該最有意義位減少電路產生一零計數值時，運作以提供該最有意義位之零態訊號在該最有意義位之輸出節點上。
32.根據權利要求第31項所述之硬碟機，其中該最無意義位邏輯計數器以及最有意義之位計數器包含被配置以在一CMOS排列中具有一PMOS電晶體作為工作裝置之電晶體。
全文摘要
一高速可程序化同步計數器被揭露。高速計數器包含一最有意義位計數器與一最無意義的位計數器同步。最無意義位之計數器系被程序化為一初始狀態以及被配置以減少具有一時脈波之每一脈衝之一狀態。當最無意義位之計數器而具有一零計數狀態時，最無意義位之計數器提供一輸出訊號。當最無意義位計數器而具有一零計數狀態時，最有意義位之計數器減少且在最無意義位計數器而具有一零計數狀態時，提供一輸出訊號。當最無意義之位與最有意義的位計數器均具有一零計數狀態時，一計數器輸出脈衝系被產生，且高速計數器系被重置為初始狀態。
文檔編號H03L7/183GK1511377SQ02810666
公開日2004年7月7日 申請日期2002年5月22日 優先權日2001年5月25日
發明者S·賽勒斯安, M·A·魯格, S 賽勒斯安, 魯格 申請人:因芬尼昂技術股份公司