用於半導體集成器件的設計方法、設計程序和存儲介質的製作方法
2023-05-30 07:02:06 1
專利名稱：用於半導體集成器件的設計方法、設計程序和存儲介質的製作方法
技術領域：
本發明涉及一種半導體集成器件的設計方法、設計程序和存儲介質。更具體地說，本發明涉及一種半導體集成器件的設計方法、設計程序和存儲介質，利用其分析連接在多個功能塊之間的總線的模式和構造。
背景技術：
近年來已經按比例增大和複雜化並且被稱為系統LSI(大規模集成)的半導體集成器件提供有多個功能塊，例如諸如CPU和DSP(數位訊號處理器)的處理器、用於執行特殊程序的專用硬體，例如MPEG和JPEG，以及存儲器。在很多情況下，半導體集成器件的構造(基本設計)是總線在這些功能塊之間進行連接。在半導體集成器件的基本設計中，由於在總線上從各個塊輸出/輸入的數據的複雜堵塞，半導體集成器件的電功耗大大受到總線寬度、總線模式和工作頻率的影響。相應地，必須在半導體集成器件的基本設計中確定總線的最優構成和模式。
通常情況下，在確定總線的構成和模式時，在關於在總線上運行的簡單位串的信息基礎上確定最佳總線寬度、總線編碼方法和工作頻率(例如，參見日本特許公開專利公報No.平07-120532)。圖18是示出用於分析和最優化總線的常規器件的概念圖。在圖18中，常規技術使LSI的總線最優化，該LSI由CPU 191、在CPU101上工作的軟體150、存儲器102、和專用硬體103構成。在這種情況下，分析由圖18中的位序列儲存部分105構成的位序列數據160，並在結果基礎上構成控制部分104，由此使總線最優化。
然而，通過設計半導體集成器件的常規方法，由於在確定用於使性能和電功耗最優的總線的的位寬、頻率或編碼方法時，在關於簡單位序列的信息基礎上進行最佳化，所以只局部地執行最優化。
發明內容
因此，本發明的目的是提供一種半導體集成器件的設計方法、設計程序和存儲介質，在確定用於最優化性能和電功耗的總線時，可以在總體上使總線的構成、模式和工作頻率最優化。
本發明具有以下特徵來實現上述目的。
本發明的第一方案是提供一種設計半導體集成器件的方法，通過該方法設計具有連接在功能塊之間的總線的半導體集成器件。設計半導體集成器件的方法包括執行模擬半導體集成器件操作的模擬的步驟；根據總線的協議，將在執行模擬的步驟中獲得的並且在該總線上運行的數據位序列分成至少一個有含義的位序列，和將位序列作為事務數據存儲起來的步驟；以及分析事務數據，並且在預定條件基礎上產生用於控制總線的控制部分的步驟。
在以第一方案為基礎的第二方案中，在儲存事務數據的步驟中，作為在總線上的硬體實現了事務數據儲存部分，該事務數據儲存部分根據上述協議用於提取和儲存在總線上運行的數據位序列作為事務數據。
在以第一方案為基礎的第三方案中，在儲存事務數據的步驟中，作為通過在總線上連接的中央處理單元執行的硬體，實現了根據上述協議用於提取和儲存在總線上運行的作為事務數據的數據位序列的事務數據儲存部分。
在以第一方案為基礎的第四方案中，產生控制部分的步驟包括在事務數據基礎上用於確定總線的總線寬度的控制部分和設置用於選擇總線寬度的選擇器的步驟。
在以第一方案為基礎的第五方案中，產生控制部分的步驟包括根據事務數據的特性產生用於動態地確定總線的總線寬度的控制部分和設置用於設置總線寬度的選擇器的步驟。
在以第一方案為基礎的第六方案中，在產生控制部分的步驟中，按照如下方式產生控制部分以便控制總線選擇對於在事務數據中的序列固定長度位串之間的每個位而具有最小變化的位串，將在事務數據中的被選位串進行轉換，從而使對於每個位的變化最小，並且加入用於從被轉換的位串重構在轉換之前的位串的信息。
在以第一方案為基礎的第七方案中，在產生控制部分的步驟中，按照如下方式產生控制部分以便控制總線選擇對於在事務數據中的序列可變長度位串之間的每個位而具有最小變化的位串和這個位串的長度，利用位串長度轉換事務數據中的被選位串，以便使對於每個位的變化最小，並且加入用於從被轉換的位串重構在轉換之前的位串的信息。
在以第七方案為基礎的第八方案中，控制部分根據事務數據的特性動態地改變位串的長度。
在以第一方案為基礎的第九方案中，在產生控制部分的步驟中，利用如下方式產生控制部分來控制總線測量每種類型的事務數據的出現率，產生轉換表，該轉換表將出現率相對高的事務數據中的位串轉換成比產生的位串小的位串，並且在轉換表基礎上轉換事務數據中的位串。
在以第九方案為基礎的第十方案中，控制部分根據事務數據的特性動態地改變轉換表。
在以第十方案為基礎的第十一方案中，將轉換表實現為由連接在總線上的中央處理單元執行的軟體，並且通過該軟體動態地改變轉換表。
在以第一方案為基礎的第十二方案中，在產生控制部分的步驟中，根據事務數據按照如下方式產生控制部分來控制總線經過具有彼此不同的輸入總線寬度和輸出總線寬度的存儲器件傳輸事務數據。
在以第十二方案為基礎的第十三方案中，控制部分根據事務數據的特性動態地改變輸入總線寬度和輸出總線寬度中的至少一種。
在以第一方案為基礎的第十四方案中，在產生控制部分的步驟中，按照以下方式產生控制部分來控制總線根據事務數據的特性，控制分頻電路，從而動態地改變工作頻率。
本發明的第十五方案是提供一種用於設計半導體集成器件的程序，利用該程序設計具有連接在功能塊之間的總線的半導體集成器件，並且該程序由計算機執行。該設計程序使計算機執行以下步驟執行模擬半導體集成器件操作的模擬；根據總線協議將在執行模擬的步驟中獲得的並且在該總線上運行的數據位序列分成至少一個有含義的位序列，和將位序列作為事務數據存儲起來；和分析事務數據，以及在預定條件的基礎上產生用於控制總線的控制部分。
本發明的第十六方案是提供一種用於儲存設計半導體集成器件的程序的存儲介質，利用所述程序設計具有連接在功能塊之間的總線的半導體集成器件並由計算機執行。該設計程序使計算機執行以下步驟執行模擬半導體集成器件操作的模擬；根據總線協議將在執行模擬的步驟中獲得的並且在該總線上運行的數據位序列分成至少一個有含義的位序列，和將位序列作為事務數據存儲起來；和分析事務數據，以及在預定條件的基礎上產生用於控制總線的控制部分。
利用本發明的設計半導體集成器件的方法，作為事務處理具有規則性、類似性和含義的位序列，由此可以根據事務傳送的類型在總體上使總線的構成、模式和工作頻率最優化，從而實現諸如半導體集成器件的性能最優化和電功耗的減少等效果。
此外，利用本發明的設計半導體集成器件的程序和用於儲存設計程序的存儲介質，可以實現與用於設計半導體集成器件的方法相同的效果。
通過下面結合附圖對本發明進行的詳細說明使本發明的這些和其它目的、特徵、方案和優點更顯然。
附圖簡述圖1是示出根據本發明實施例的用於設計半導體集成器件的方法的概要的流程圖；圖2是在圖1的用於設計半導體集成器件的方法中使用的事務數據的例子；圖3是在系統的總線上構成通過硬體實現的和儲存事務數據60的事務儲存部分5的器件的例子；圖4是利用包括事務數據API 5的軟體50在系統的總線上構成的器件的例子；圖5A至5D是示出在總線上運行的數據的尺寸和電功耗的概念圖；圖6是用於選擇最優總線寬度的電路的例子；圖7是用於選擇最優總線寬度的電路的另一例子；圖8是通過使用變換函數用於使電功耗最優化的電路的例子；圖9是通過使用利用固定長度位反相的變換函數用於使電功耗最優化的電路的例子；圖10A和10B是示出固定長度位反相和觸發計數之間的關係的示意圖；圖11A和11B是示出可變長度位反相和觸發計數之間的關係的示意圖；圖12是通過以較小數量的位進行轉換來用於使電功耗最優化的電路的例子；
圖13是示出用於減輕通信量而對可以被解碼的事務數據T進行編碼的例子的示意圖；圖14是其中經過具有輸入總線寬度BW1和輸出總線寬度BW2的存儲部分13傳輸事務的器件的方框圖；圖15是通過降低工作頻率而用於使總線的電功耗最優化的半導體集成電路器件的例子；圖16是用於通過硬體動態地改變時鐘的主時鐘控制部分14m的例子；圖17是用於通過軟體動態地改變時鐘的主時鐘控制部分14m的例子；和圖18是示出用於分析和最優化總線的常規器件的概念圖。
優選實施例的說明下面，將參照
根據本發明實施例的設計半導體集成器件的方法。首先，參照圖1，將說明設計半導體集成器件的這種方法的概要。圖1是示出設計半導體集成器件的這種方法的概要。
在圖1中，通過設計將本發明應用於其的半導體集成器件的方法，執行模擬半導體集成器件操作的模擬過程(步驟S1)。接著，在事務數據儲存過程(步驟S2)中，根據總線的協議，作為事務數據(如下所述)，儲存在模擬過程中獲得的並連接在半導體集成器件的功能塊之間的總線上運行的數據位序列，所述事務數據是具有含義的多個位序列或單個位序列。隨後，在事務數據分析過程(步驟S3)中，分析事務數據，並且產生控制部分，用於靜態地或動態地控制在分析結果基礎上獲得的總線的最優位寬度、編碼方法、工作頻率等(步驟S4)。
接著，參照圖2，將說明在設計半導體集成器件的方法中使用的事務數據。圖2是示出這種事務的例子的示意圖。
在圖2中，本發明的事務是一串位序列。該總線例如由時鐘CLK、表示地址的地址信號BusA_Addr、表示數據的BusA_Data、和表示數據有效的nEnable構成。在這種情況下，諸如時鐘CLK、BusA_Addr、BusA_Data、和nEnable等控制信號在本發明中作為事務被處理。
圖3是其中根據本發明的在系統的總線上構成用於儲存事務數據60的事務存儲部分5的器件的例子。設有該器件的系統由CPU 1、在該CPU 1上工作的軟體50、存儲器2、專用硬體3、用於控制該總線的控制部分4構成。在上述步驟S1中的模擬過程中，事務存儲部分5監視該總線並根據總線協議提取事務。在上述步驟S2中的事務數據存儲過程中，將已經被提取的事務從事務存儲部分5儲存在事務數據60中。
在圖3所示的器件中，根據總線協議從在總線上運行的數據提取事務，但是也可以代替監視該總線，通過使在CPU 1上工作的軟體50包括用於儲存該事務的事務API(應用程式接口)51，提取和儲存事務數據60。圖4是其中通過包括事務API 51的軟體50實現本發明的例子。
這裡，將說明在該總線上運行的數據的尺寸和電功耗之間的關係。圖5A至5D是示出在該總線上運行的數據的尺寸和電功耗的示意圖。圖5A示出一組32位數據d32在該總線上運行，圖5B示出此時的電功率P。如圖5A和5B所示，當32位數據d32一次全部傳輸到一個總線時，電功率P的峰值電功率值增加。另一方面，圖5C示出一組32位數據被分成四組8位數據d8a至d8d並且傳輸給該總線，圖5D示出此時的電功率P。如圖5C和5D所示，儘管用於數據傳輸的電功耗的總量沒有很大改變，但是分割數據可以抑制電功率P的峰值電功率值。
圖6是包括用於關於上述電功耗而選擇最優總線寬度的控制部分4的電路的例子。當在事務數據分析過程(步驟S3)中分析在如圖1所示的事務數據存儲過程(步驟S2)中儲存的事務數據時，闡明產生總線的峰值電功率值的事務的組合。在事務數據的尺寸相對大並且即使在該數據被分割時也滿足性能的情況下，可以通過進行數據分割來抑制峰值電功率值(見圖5A至5D)。應該注意的是，是否滿足性能可以在產生具有分割數據的事務的條件下通過分析以下結果來確定，所述結果是通過再次執行模擬過程(步驟S1)來獲得的。
為了實現上述數據分割，本實施例的包括控制部分4的電路由總線上的主控制部分4m、從動控制部分4s、主緩衝器6m、從動緩衝器6s、住選擇器7m和從動選擇器7s構成。當作為上述步驟S3中的事務數據分析步驟的結果而分割數據時，主控制部分4m在主緩衝器6m中儲存該數據用於臨時地儲存分割數據。隨後，主控制部分4m將儲存在主緩衝器6m中的數據經過主選擇器7m連續地傳輸給從動緩衝器6s。當從動側接收該數據時，如果用於由分割和發送數據重構一組數據的信息從主控制部分4m發送到從動控制部分4s，則從動控制部分4s根據這一信息在從動緩衝器6s中重構該數據。此外，在主控制部分4m不改變數據尺寸的情況下，當未分割數據經過主選擇器7m傳輸給從動側並被從動選擇器7s選擇時，實現了本發明。應該注意的是，本發明還包含了為了減少分割單元中的開支而通過選擇器分割第一數據和直接傳輸該數據的方法。
如圖7所示，在表示數據的尺寸和位位置的信號線L被包含於該總線中的情況下，就不需要如圖6所示的從動控制部分4s、從動選擇器7s和從動緩衝器6s。此外，在通過協議來確定數據的尺寸和位位置中的至少一個的情況下，在保持信息基礎上通過類似電路結構實現了本發明，並且這樣可以利用相似的方式應用本發明。當將要傳輸的數據的尺寸和位位置由主控制部分4m控制和由主選擇器7m選擇時，可以更容易實現圖6中的電路。
作為評估半導體集成電路的電功耗的方法，一般是公知的方法，通過該方法模擬感興趣的電路的門水平上的網表，並且計算在模擬中的門輸出上的觸發計數。在總線的情況下，在該數據的觸發計數的基礎上可以獲得上述計數。由於電功耗與觸發計數成比例地增加，因此通過減少觸發計數可以使總線的電功耗最優化。
為了使總線上的觸發計數最小，在下列公式(1)中使用變換函數，針對其事務序列Tr＝{T1，T2，…，Tn}最小，從而使總線的電功耗最優化。
公式(1)∑dH(Ti-1，變換函數(Ti))其中dH(α，β)是α和β之間的加重平均距離，表示觸發計數。
圖8是包括用於通過使用變換函數而使電功耗最優化的控制部分的電路的例子。如圖1所示，為了利用使用前一事務Ti-1和將要發送的事務Ti的變換函數的加重平均距離dH(Ti-1，變換函數(Ti))，對於從動側來說也有必要具有這個變換函數。在上述步驟S3中的事務數據分析過程的結果基礎上，選擇其中公式(1)首先出現的變換函數。在圖8中，主數據轉換電路8m實現了變換函數。此時，在從動側上用於重構的信息是必須的，由此主控制部分4m向從動控制部分4s發送作為用於重構的信息的重構信息Sg1。從動控制部分4s向從動數據重構電路9s發送接收到的重構信息Sg1，並且已經從主數據轉換電路8s發送的數據在從動數據重構電路9s中被重構。利用這種電路結構，使總線的電功耗最優化。
參照圖9、10A和10B，將說明其中作為變換函數利用固定長度位反相的例子。圖9是包括控制部分4的電路的例子，該控制部分用於通過使用利用固定長度位反相的變換函數使電功耗最優化。圖10A和10B是示出固定長度位反相和觸發計數之間的關係的示意圖。
如圖10A所示，當發送前一事務數據T1「0100 0001 1110 0000」之後，發送下一事務數據T2「1011 1110 0001 1110」，觸發計數為15。在這種情況下，如果在事務數據T2上進行位反相，則事務數據T2是「0100 0001 1110 0001」。利用這種位反相，反相信號在主和從動之間增加1位，但是事務的觸發計數是1。
此外，如圖10B所示，當發送前一事務數據T3「0100 0001 11100000」之後，照樣子發送下一事務數據T4「0111 0101 0010 0101」，觸發計數為7。如果在事務數據T4上進行位反相，則事務數據T4是「1000 1010 1101 1010」，並且位反相之後的觸發計數為9。這樣，在這種情況下，當發送數據而不進行位反相時，可以將觸發計數抑制到傳輸位的數量或更小。
這裡，在上述步驟S3中的事務數據分析過程中確定關於變換函數事務數據是否適合於位反相。更具體地說，在圖9中，主控制部分4m擁有前一事務數據，並且計算前一事務和下一個將要發送的事務之間的加重平均距離。如果加重平均距離相對大，為了在傳送數據上進行固定長度位反相，使從主控制部分4m到主位反相電路8ma和從動位反相電路9sa的位反相方向信號Sg1a有效。位反相電路8ma在將要發送的事務數據上進行位反相，並將該數據發送到從動位反相電路9sa。從動位反相電路9sa根據位反相方向信號Sg1a處理接收到的數據。
在上述說明中，變換函數隻通過硬體來實現，但是也可以通過將事務API 51(參見圖4)結合到在CPU 1上運行的軟體50中而利用該變換函數。在CPU 1上運行的軟體50通過使用事務API 51傳送數據的情況下，如果對於該事務是優化的變換函數在事務API 51內被選擇，並且從事務API 51的內部向控制部分4發送使用變換函數的請求，則可以通過使用該軟體50動態地選擇變換函數。當在每個主控制部分4m和從動控制部分4a中進行動態變換函數時，可以實現該功能。
接著，參照11A和11B，下面將說明作為變換函數利用可變長度位反相的例子。圖11A和11B是示出可變長度位反相和觸發計數之間的關係的示意圖。
如圖11A所示，當發送前一事務數據T5「0100 0001 1110 0000」之後，發送下一事務數據T6「1011 1110 1110 0000」，觸發計數為8。如果在事務數據T6上進行位反相，則事務數據T6是「0100 0001 00011111」，利用這種位反相的觸發計數是8，此外，反相信號在主和從動之間增加1位。更具體地講，在這種情況下，最好在不進行位反相的情況下進行傳送，這是因為觸發計數不變和反相信號通過反相增加1位。
然而，如圖11B所示，由16位串構成的事務數據T6被分割成8位數據，前半部分位串被反相，後半部分位串不反相，觸發計數從8減小到0。這裡，當將該數據分割成8位數據時，另外需要表示已經進行位分割的1位信息和表示是否進行反相的2位信息，即，總共需要3位。
這裡，在上述步驟S3中在事務數據分析過程中確定是否應當利用變換函數，分割事務數據的位和是否在每個分割組上進行位反相。更具體地講，在圖9中，主控制部分4m擁有前一事務數據，並將前一事務和下一個將要發送的事務分割成多個位寬度，並且計算在每個分割基礎上的加重平均距離。然後，主控制部分4m選擇使加重平均距離為最小的分割。當確定分割方法時，如果用於分割組的加重平均距離相對大，為了在傳送數據上進行位反相，使從主控制部分4m到主位反相電路8ma和從動位反相電路9sa的位反相方向信號Sgla有效。位反相電路8ma在將要發送的事務數據上進行位反相，並將該數據發送到從動位反相電路9sa。從動位反相電路9sa根據位反相方向信號Sgla處理接收到的數據。
在上述說明中，變換函數隻通過硬體來實現，但是也可以通過將事務API 51(參見圖4)結合到在CPU 1上運行的軟體50中而利用該變換函數。在CPU 1上運行的軟體50通過使用事務API 51傳送數據的情況下，如果對於該事務是最優的變換函數在事務API 51內被選擇，並且從事務API 51的內部向控制部分4發送使用變換函數的請求，則可以通過使用該軟體50動態地選擇變換函數。當在每個主控制部分4m和從動控制部分4a中進行動態變換函數時，可以實現該功能。
此外，作為用於最優化總線的電功耗的另一措施，還可以想像以下措施其中減少經過該總線傳送的數據量。參照圖12和13，將說明其中相對於事務數據，利用數量較少的位來傳送整個事務的例子。圖12是包括用於通過利用數量較少的位進行傳送而使電功耗最優化的控制部分4的電路的例子。圖13是示出其中對可以被解碼的事務數據T進行編碼用於減少通信量的例子。
圖13中所示的事務數據T的例子都具有2的代碼長度，並且在該數據的出現率中有特殊偏置。更具體地講，事務數據T為「00」的出現率是80％。事務數據T是「01」的出現率是13％。事務數據T為「10」的出現率是5％。事務數據T是「11」的出現率為2％。
此時，將如圖13所示的代碼分配給每個事務T。更具體地講，1位代碼「0」分配給為「00」的事務數據T，2位代碼「01」分配給為「01」的事務數據T。3位代碼「001」分配給為「10」的事務數據T。3位代碼「000」分配給為「11」的事務數據T。在本例中，在編碼處理之前和之後的傳送量是2位×100％∶1位×80％+2位×13％+3位×5％+3位×2％＝200∶127，由此數據量減少了接近大約40％。結果是，減少了電功耗。
在圖12中，主編碼電路10m進行編碼處理並將該數據傳送給從動解碼電路11s，並且由此構成用於發送事務相對於數據量是最優的電路。在上述步驟S3中的事務數據分析過程結果基礎上確定最優編碼方法，然後主控制部分4m在該編碼方法的基礎上產生轉換表(例如，參見圖13)。主編碼電路10m和從動解碼電路11s在轉換表基礎上分別進行編碼處理和解碼處理。
此時，在事務不是在上述步驟S1中使用的數據的情況下，存在不利用轉換表進行最優編碼處理的可能性。當在CPU1上運行和使用事務API 51的軟體50(見圖4)在開始數據傳送時計算最優編碼、產生新轉換表然後將該轉換表傳送給主控制部分4m時，可以動態地改變轉換表，從而產生最佳轉換表。此外，在改變轉換表的所有過程通過軟體實現的情況下或者對性能的影響很大的情況下，還可以通過預先製備多種轉換表和通過切換它們來實現本發明，並且本發明還包含改變轉換表的這種方法。
接著，參照圖14，將說明其中經過對於輸入埠和輸出埠具有不同的總線寬度的存儲部分傳送事務的例子。圖14是其中經過具有輸入總線寬度BW1和輸出總線寬度BW2的存儲部分13傳送事務的器件的方框圖。
在圖14中，在緩衝器不設置在輸入埠和輸出埠中的任何一個上時，在所希望的時序，從動側可以利用儲存在存儲部分13中的數據，但是這些埠分別設有主存儲控制部分12m和從動存儲控制部分12s並共享存儲部分13。關於主側和從動側的最佳時序，基於在上述步驟S3中在事務數據分析過程中的性能分析分析數據是必需的時序，並且如果在那個時序之前還有一些時間，則考慮該數據的尺寸和電功耗之間的關係(見圖5A至5D)，由此使用如圖14所示的部件電路使該總線最優化。還可以通過將圖6或7所示的結構組合到如圖14所示的部件電路中而動態地改變位寬度。存在通過硬體和軟體用於控制總線寬度的變化的方法，並且它們都是在本發明基礎上構成的電路的例子。在本實施例中，已經參照存儲部分13說明了存儲器件，但是在本發明意義上的存儲器件包括寄存器、FIFO和類似器件。而且，在圖14中，在存儲部分13上形成不同的埠，但是也可以主側和從動側使用公共埠。
此外，作為使總線的電功耗最優化的另一種措施，可以想像降低工作頻率的措施。參照圖15，將說明通過降低工作頻率使總線的電功耗最優化的例子。圖15是動態地改變工作頻率的半導體集成電路器件的例子。
在圖15中，主時鐘控制部分14m將通過改變作為基礎的輸入時鐘信號Sg3或與其相同的時鐘的時鐘周期來獲得的時鐘，作為時鐘信號Sg4，傳輸給主數據發送電路15m和從動數據接收電路16s。已經接收了時鐘信號Sg4的主數據發送電路15m和從動數據接收電路16s根據時鐘信號Sg4的周期而工作，其中電路以所述時鐘信號Sg4進行工作。
圖16示出只通過硬體動態地改變時鐘的主時鐘控制部分14m的例子。在圖16中，主時鐘控制部分14m包括計數器141m。主時鐘控制部分14m可以針對在計數器141m上設置的基礎計數值來除頻率。在不進行除法的情況下，主時鐘控制部分14m可以不變地輸出輸入時鐘信號Sg3。
當開始傳送時，經過總線將事務傳送開始信號Sg5發送給主時鐘控制部分14m。甚至在不使用事務傳送開始信號Sg5的情況下，在與在事務存儲部分5(見圖3)中使用的方法中的結構相類似的結構中由該總線產生事務，由此可以使用這種結構。當發送事務傳送開始信號Sg5時，主時鐘控制部分14m可以通過減小由參考計數器141m而獲得的基礎計數值來增加工作頻率。當從該總線檢測到主事務傳送結束信號Sg6時，主時鐘控制部分14m可以通過增加計數器141m的基礎計數值而降低頻率。通過這種方式，主時鐘控制部分14m根據事務的增加或減小來改變頻率，由此動態地選擇最佳頻率。
圖17示出實現用於利用軟體改變頻率的裝置的主時鐘控制部分14m的例子。在圖17中，在主時鐘控制部分14m中形成計數器142m。
利用通過在CPU 1上運行的軟體50使用的事務API 51(見圖4)，當在事務開始之前通知控制部分4開始傳送時，改變將要輸入給圖17中的主時鐘控制部分14m的主時鐘控制信號Sg7。更具體地講，主時鐘控制信號Sg7起到與主事務傳送開始信號Sg5(見圖6)相同的作用，並且利用這種結構，可以利用相同方式構成其中主時鐘控制部分14m動態地改變時鐘頻率的電路。
圖17中的例子示出經過控制部分4產生輸入給主時鐘控制部分14m的主時鐘控制信號Sg7，但是也可以利用軟體直接通過CPU 1控制主時鐘控制部分14m，並且利用這種方式可以構成該電路。
用於設計半導體集成器件的上述方法還可以作為使計算機執行每個步驟的用於設計半導體集成器件的程序來實現。此外，該設計程序可以儲存到可以由計算機讀取的存儲介質(例如，光碟、磁碟、存儲卡)上。此外，該設計程序可以經過其它介質或通信線來輸送。
儘管已經詳細說明了本發明，前述說明在各個方面都是示意性的而非限制性的。應該理解的是，在不脫離本發明的範圍的情況下可以設計各種其它修改和變化。
權利要求
1.一種設計半導體集成器件的方法，通過該方法來設計具有連接在功能塊之間的總線的半導體集成器件，該方法包括執行模擬所述半導體集成器件操作的模擬的步驟，根據總線的協議，將在所述執行模擬的步驟中獲得的並且在所述總線上運行的數據位序列分成至少一個有含義的位序列，並將該位序列作為事務數據存儲起來的步驟，以及分析所述事務數據，並且在預定條件基礎上產生用於控制所述總線的控制部分的步驟。
2.根據權利要求1所述的設計半導體集成器件的方法，其中在所述儲存事務數據的步驟中，作為硬體在所述總線上實現事務數據儲存部分，用於根據所述協議提取和儲存在所述總線上運行的所述數據位序列並作為事務數據。
3.根據權利要求1所述的設計半導體集成器件的方法，其中在所述儲存事務數據的步驟中，作為通過在總線上連接的中央處理單元執行的軟體實現事務數據儲存部分，用於根據所述協議提取和儲存作為事務數據在所述總線上運行的所述數據位序列。
4.根據權利要求1所述的設計半導體集成器件的方法，其中產生控制部分的步驟包括以下步驟在所述事務數據基礎上產生用於確定該總線的總線寬度的所述控制部分，以及設置用於選擇該總線寬度的選擇器。
5.根據權利要求1所述的設計半導體集成器件的方法，其中產生控制部分的步驟包括以下步驟根據所述事務數據的特性產生用於動態地確定該總線的總線寬度的所述控制部分，以及設置用於選擇該總線寬度的選擇器。
6.根據權利要求1所述的設計半導體集成器件的方法，其中在產生控制部分的步驟中，按照如下方式產生所述控制部分以便控制所述總線選擇對於在所述事務數據中的序列固定長度位串之間的每個位具有最小變化的位串，轉換所述事務數據中的所述被選位串，從而使每個位的變化最小，以及加入用於從所述被轉換的位串重構轉換之前的該位串的信息。
7.根據權利要求1所述的設計半導體集成器件的方法，其中在產生控制部分的步驟中，按照如下方式產生所述控制部分以便控制所述總線選擇對於所述事務數據中的序列可變長度位串之間的每個位具有最小變化的位串和該位串的長度，利用位串長度轉換所述事務數據中的所述被選位串，從而使每個位的變化最小，以及加入用於從所述被轉換的位串重構轉換之前的該位串的信息。
8.根據權利要求7所述的設計半導體集成器件的方法，其中控制部分根據所述事務數據的特性動態地改變位串的長度。
9.根據權利要求1所述的設計半導體集成器件的方法，其中在產生控制部分的步驟中，按照如下方式產生所述控制部分以控制所述總線測量每種類型的所述事務數據的出現率，產生轉換表，該轉換表將出現率相對高的所述事務數據中的位串轉換成比產生的位串小的位串，以及在所述轉換表基礎上轉換所述事務數據中的所述位串。
10.根據權利要求9所述的設計半導體集成器件的方法，其中所述控制部分根據所述事務數據的特性動態地改變所述轉換表。
11.根據權利要求10所述的設計半導體集成器件的方法，其中作為由在所述總線上連接的中央處理單元執行的軟體來實現所述轉換表，以及其中通過所述軟體動態地改變轉換表。
12.根據權利要求1所述的設計半導體集成器件的方法，其中在產生控制部分的步驟中，根據所述事務數據按照如下方式產生所述控制部分來控制所述總線經過具有彼此不同的輸入總線寬度和輸出總線寬度的存儲器件傳輸所述事務數據。
13.根據權利要求12所述的設計半導體集成器件的方法，其中所述控制部分根據所述事務數據的特性動態地改變所述輸入總線寬度和所述輸出總線寬度中的至少一個。
14.根據權利要求1所述的設計半導體集成器件的方法，其中在產生控制部分的步驟中，按照以下方式產生所述控制部分以控制所述總線根據所述事務數據的特性，控制分頻電路，從而動態地改變工作頻率。
15.一種用於設計半導體集成器件的程序，利用該程序設計具有連接在功能塊之間的總線的半導體集成器件，並且該程序由計算機執行，其中該程序使計算機執行以下步驟執行模擬所述半導體集成器件操作的模擬的步驟，根據所述總線的協議將在所述執行模擬的步驟中獲得的並且在所述總線上運行的數據位序列分成至少一個有含義的位序列，並將所述位序列作為事務數據存儲起來的步驟，以及分析所述事務數據，並且在預定條件基礎上產生用於控制所述總線的控制部分的步驟。
16.一種用於儲存設計半導體集成器件的程序的存儲介質，利用該程序設計具有連接在功能塊之間的總線的半導體集成器件，並且該程序由計算機執行，其中該程序使計算機執行以下步驟執行模擬所述半導體集成器件操作的模擬的步驟，根據所述總線的協議將在所述執行模擬的步驟中獲得的並且在所述總線上運行的數據位序列分成至少一個有含義的位序列，並將所述位序列作為事務數據存儲起來的步驟，以及分析所述事務數據，並且在預定條件基礎上產生用於控制所述總線的控制部分的步驟。
全文摘要
根據本發明的設計半導體集成器件的方法，執行半導體集成器件的模擬過程(步驟S1)，並且在事務數據存儲過程(步驟S2)中儲存事務數據。隨後，在事務數據分析過程(步驟S3)中分析事務數據，並且產生控制部分，用於靜態地或動態地控制在分析結果基礎上產生的總線的最優位寬度、編碼方法、工作頻率等(步驟S4)。
文檔編號H01L21/70GK1713369SQ20051007819
公開日2005年12月28日 申請日期2005年6月16日 優先權日2004年6月16日
發明者竹村和祥, 筱原克哉 申請人:松下電器產業株式會社