時鐘發生器控制信號的控制電路的製作方法
2023-05-30 08:34:36 3
專利名稱：時鐘發生器控制信號的控制電路的製作方法
技術領域：
本發明涉及一種控制信號的控制電路，特別涉及一種計算機主機板上的時鐘發生器控制信號的控制電路。
背景技術：
計算機主機板上有一產生時鐘基準信號的時鐘發生器。所述時鐘發生器的工作狀態由一VTT_PWRGD控制信號來控制，當VTT_PWRGD控制信號為高電平時，時鐘發生器開始工作，當VTT_PWRGD控制信號為低電平時，時鐘發生器不會工作。
VTT_PWRGD控制信號的電平狀態是由一個控制電路來決定的。圖1為傳統的時鐘發生器控制信號的控制電路，其應用於Intel 865/915晶片組系列的主機板上。所述控制電路包括一電晶體Q1，一電晶體Q2。所述電晶體Q1的基極B1通過一電阻R3連接至一控制電壓端Vccp，集電極C1通過一電阻R1連接至一輸入電壓端Vdc，集電極C1還與所述電晶體Q2的基極B2相連。所述電晶體Q2的集電極C2通過一電阻R2與所述輸入電壓端Vdc相連，所述電晶體Q1的發射極E1、電晶體Q2的發射極E2接地。所述電晶體Q2的集電極C2通過一電阻R4連接至輸出電壓端VTT_PWRGD，所述輸出電壓端VTT_PWRGD輸出時鐘發生器的控制信號。輸入電壓端Vdc為主機板上的供電電壓端，其輸入的電壓值在3.3V左右。控制電壓端Vccp為所述控制電路的控制電壓端，當控制電壓端Vccp有電壓輸入時，該電壓的電壓範圍在1.1V至1.55V，當控制電壓端Vccp無電壓輸入時，該電壓值為0。所述控制電路的動作過程為當控制電壓端Vccp有電壓輸入時，所述電晶體Q1導通，電晶體Q1的集電極C1為低電平，使電晶體Q2截止，輸出電壓端VTT_PWRGD為高電平；當控制電壓端Vccp無電壓輸入時，所述電晶體Q1截止，電晶體Q1的集電極C1為高電平，使電晶體Q2導通，輸出電壓端VTT_PWRGD為低電平。
從電路元器件成本考量，在不減少電路功效的前提下，主機板的電路設計趨向於使用數量更少、價格更低廉的電子元器件。因此，所述控制電路有簡化設計的必要。
發明內容鑑於以上技術內容，有必要提供一種能夠產生時鐘發生器控制信號的、成本低廉的控制電路。
一種時鐘發生器控制信號的控制電路，包括一輸入電壓端、一控制電壓端、一輸出電壓端、一電晶體、一第一電阻與一第二電阻，所述第一電阻與第二電阻串接於所述輸入電壓端與地之間，所述第一電阻和第二電阻之間的節點連接至所述電晶體的基極，所述電晶體的發射極連接至所述控制電壓端，所述電晶體的集電極連接至所述輸入電壓端和所述輸出電壓端，由所述輸出電壓端提供控制信號給所述時鐘發生器。
相對於傳統技術，所述時鐘發生器控制信號的控制電路在電子元器件的使用上減少了一個電晶體，節約了所述控制電路的成本，並且能實現傳統技術同樣的功效。
圖1為傳統的時鐘發生器控制信號的控制電路。
圖2為本發明較佳實施方式的時鐘發生器控制信號的控制電路圖。
具體實施方式下面結合
本發明時鐘發生器控制信號的控制電路的較佳實施例。
圖2為本發明較佳實施方式的時鐘發生器控制信號的控制電路圖。所述控制電路包括一電晶體Q3，第一電阻R10、第二電阻R11、第三電阻R12、第四電阻R13、第五電阻R14，一控制電壓端Vccp、一輸入電壓端Vdc，一輸出電壓端VTT_PWRGD。所述第一電阻R10、第二電阻R11串聯於輸入電壓端Vdc與地之間。所述電晶體Q3的基極B3連接至第一電阻R10與第二電阻R11之間的節點，所述電晶體Q3的發射極E3通過所述第三電阻R12連接至所述控制電壓端Vccp，所述電晶體Q3的集電極C3通過所述第四電阻R13連接至所述輸入電壓端Vdc。所述電晶體Q3的集電極C3再通過所述第五電阻R14連接至輸出電壓端VTT_PWRGD。所述第三電阻R12、第四電阻R13為保護所述電晶體Q3的限流電阻，第五電阻R14為輸出電壓端VTT_PWRGD的限流電阻。
當控制電壓端Vccp有電壓輸入時，電晶體Q3的基極B3與發射極E3的電壓差小於電晶體Q3的導通壓降，而令電晶體Q3截止，故輸出電壓端VTT_PWRGD的電壓等於所述輸入電壓端Vdc的電壓Vin(所述電壓Vin的值為3.3V)，呈高電平。
當控制電壓端Vccp沒有電壓輸入時，電晶體Q3的基極B3與發射極E3的電壓差大於電晶體Q3的導通壓降，而令電晶體Q3導通，輸出電壓端VTT_PWRGD的電壓Vout與輸入電壓端Vdc的電壓Vin的關係滿足以下關係Vout=R12VinR12+R13]]>從上述關係式可知，欲令Vout呈低電平，第三電阻R12的阻抗值相對R13應當設得較低。本發明較佳實施方式中第四電阻R13取值10K歐姆，第三電阻R12取值330歐姆，而Vin為3.3V，可得出Vout為0.1V。故控制電壓端Vccp沒有電壓輸入時，輸出電壓端VTT_PWRGD呈低電平。
如前所述，控制電壓端Vccp有電壓輸入時，該電壓的電壓值在1.1V至1.55V範圍內變化。在此變化範圍內要使電晶體Q3可靠的截止，即令電晶體Q3的基極B3與發射極E3的電壓差總是小於電晶體Q3的導通壓降，就必須使控制電壓端Vccp輸入的電壓最低(1.1V)時，電晶體Q3的基極B3與發射極E3的電壓差也小於電晶體Q3的導通壓降。本發明較佳實施方式中電晶體Q3的導通壓降為0.65V，R10取值10K歐姆，R11取值8.2K歐姆，可以滿足上述要求。
權利要求
1.一種時鐘發生器控制信號的控制電路，包括一輸入電壓端、一輸出電壓端、一控制電壓端、一電晶體及一第一電阻，所述電晶體的集電極連接至所述輸入電壓端和所述輸出電壓端，由所述輸出電壓端提供控制信號給所述時鐘發生器，其特徵在於所述控制電路還包括一第二電阻，所述第一電阻與所述第二電阻串接於所述輸入電壓端與地之間，所述第一電阻和所述第二電阻之間的節點連接至所述電晶體的基極，所述電晶體的發射極連接至所述控制電壓端。
2.如權利要求1所述的時鐘發生器控制信號的控制電路，其特徵在於所述電晶體的發射極與所述控制電壓端之間還接有一第三電阻。
3.如權利要求1所述的時鐘發生器控制信號的控制電路，其特徵在於所述電晶體的集電極與所述輸入電壓端之間還接有一第四電阻。
4.如權利要求1所述的時鐘發生器控制信號的控制電路，其特徵在於所述電晶體的集電極與所述輸出電壓端之間還接有一第五電阻。
5.如權利要求1所述的時鐘發生器控制信號的控制電路，其特徵在於所述輸入電壓端輸入電壓大小為3.3V直流電壓。
6.如權利要求1所述的時鐘發生器控制信號的控制電路，其特徵在於所述控制電壓端輸出一控制電壓至所述電晶體的發射極，所述控制電壓值的範圍在1.1V至1.55V之間。
7.如權利要求6所述的時鐘發生器控制信號的控制電路，其特徵在於所述控制電壓值為1.1V時，所述電晶體的基極與發射極的電壓差小於電晶體的導通壓降。
全文摘要
一種時鐘發生器控制信號的控制電路，包括一輸入電壓端、一控制電壓端、一輸出電壓端、一電晶體、一第一電阻與一第二電阻，所述第一電阻與第二電阻串接於所述輸入電壓端與地之間，所述第一電阻和第二電阻之間的節點連接至所述電晶體的基極，所述電晶體的發射極連接至所述控制電壓端，所述電晶體的集電極連接至所述輸入電壓端和所述輸出電壓端，由所述輸出電壓端提供控制信號給所述時鐘發生器。
文檔編號G06F1/06GK1841259SQ200510033929
公開日2006年10月4日 申請日期2005年4月1日 優先權日2005年4月1日
發明者樂昆 申請人:鴻富錦精密工業(深圳)有限公司, 鴻海精密工業股份有限公司