半導體器件以及包括半導體器件的半導體系統的製作方法

2023-05-29 21:37:31

本申請要求於2015年7月27日向韓國知識產權局提交的序列號為10-2015-0106093的韓國專利申請的優先權，其全部內容通過引用合併於此。

技術領域

本公開的實施例總體上涉及以各種頻率操作的半導體器件及包括所述半導體器件的半導體系統。

背景技術：

通常，包括半導體器件的半導體系統不僅可以單一頻率操作而且可以各種頻率操作。半導體系統的操作速度可以根據半導體系統的操作頻率而變化。因此，半導體系統的功率消耗也可以根據半導體系統的操作頻率變化。例如，如果半導體系統以相對高的頻率操作，則半導體系統的操作速度可以變得更快，以增加功率消耗。相反，如果半導體系統以相對低的頻率操作，則半導體系統的操作速度可以變得更慢，以降低功率消耗。

為了使半導體系統以高頻率操作，半導體系統必須設計為具有優秀的交流電(AC)規範。半導體系統的優秀的AC規範意味著，半導體系統設計為具有高操作速度和高放大增益。如果半導體系統的操作頻率設置為高的，則操作頻率的容許範圍可以降低。

為了增加半導體系統的操作頻率的範圍，半導體系統必須設計為滿足在操作頻率的容許範圍內以最高頻率設置的AC規範。但是，在此情況下，半導體系統的功率消耗可能增加。

技術實現要素：

根據一個實施例，可以提供一種半導體系統。所述半導體系統可以包括第一半導體器件和第二半導體器件。第一半導體器件可以輸出設置信號。第二半導體器件可以響應設置信號生成起始信號，響應起始信號從設置信號生成輸入控制代碼和輸出控制代碼，響應輸出控制代碼生成包括操作頻率的信息的頻率確定信號，並且響應頻率確定信號控制內部操作。

根據一個實施例，可以提供一種半導體系統。所述半導體系統可以包括第一半導體器件和第二半導體器件。第一半導體器件可以輸出設置信號。第二半導體器件可以響應設置信號生成模式寄存器寫入命令，響應模式寄存器寫入命令從設置信號提取和儲存包 括操作頻率的信息的信息信號，從信息信號生成頻率確定信號，並且響應頻率確定信號控制內部操作。

根據一個實施例，可以提供一種半導體器件。所述半導體器件可以包括代碼提取電路，所述代碼提取電路配置為用於響應設置信號生成輸入控制代碼和輸出控制代碼。所述半導體器件可以包括頻率確定信號生成電路，所述頻率確定信號生成電路配置為用於響應輸出控制代碼生成包括操作頻率的信息的頻率確定信號。所述半導體器件可以包括操作控制電路，所述操作控制電路配置為用於響應頻率確定信號控制內部操作。

根據一個實施例，可以提供一種半導體器件。所述半導體器件可以包括模式寄存器，所述模式寄存器配置為用於響應模式寄存器寫入命令從設置信號提取和儲存信息信號。所述半導體器件可以包括頻率確定信號生成電路，所述頻率確定信號生成電路配置為用於從信息信號生成包括操作頻率的信息的頻率確定信號。所述半導體器件可以包括操作控制電路，所述操作控制電路配置為用於響應頻率確定信號控制內部操作。

根據一個實施例，可以提供一種半導體系統。所述半導體系統可以包括第一半導體器件和第二半導體器件，所述第一半導體器件配置為輸出設置信號。所述第二半導體器件可以包括頻率確定信號生成電路，所述頻率確定信號生成電路配置為用於響應設置信號生成包括操作頻率的信息的頻率確定信號。所述第二半導體器件可以包括操作控制電路，所述操作控制電路配置為用於響應頻率確定信號控制內部操作。

附圖說明

圖1是示出根據一個實施例的半導體系統的配置的實例的代表的框圖。

圖2是示出包括在圖1的半導體系統中的信息儲存電路的配置的實例的代表的框圖。

圖3是示出圖2所示的信息儲存電路的操作的實例的代表的邏輯表。

圖4是示出包括在圖1的半導體系統中的操作控制電路的實例的代表的框圖。

圖5是示出包括在圖1的半導體系統中的操作控制電路的另一實例的代表的框圖。

圖6是示出包括在圖1的半導體系統中的操作控制電路的另一實例的代表的框圖。

圖7是示出包括在圖6的操作控制電路中的電晶體單元的實例的代表的電路圖。

圖8是示出根據一個實施例的半導體系統的配置的實例的代表的框圖。

圖9是示出包括圖1至圖8中所示的半導體系統中的任一個半導體系統的電子系統的實例的代表的框圖。

具體實施方式

下文將參照附圖來描述本公開的各個實施例。但是，在此所描述的實施例僅用於說明的目的，而不旨在限制本公開的範圍。

各個實施例可以涉及半導體器件和包括半導體器件的半導體系統。

參見圖1，根據一個實施例的半導體系統可以包括第一半導體器件1和第二半導體器件2。

第一半導體器件1可以輸出設置信號ICA和設置代碼SCD(即，N和M可以是大於『1』的任何自然數)。設置信號ICA可以設置為具有各種邏輯電平組合。可以根據設置信號ICA的邏輯電平組合使能或禁止起始信號STR。可以根據設置信號ICA的邏輯電平組合設置輸入控制代碼WR_CD和輸出控制代碼OP_CD的邏輯電平。可以通過傳送命令或同時傳送命令和地址的線來傳送設置信號ICA。根據實施例，可以將包括在設置信號ICA中的位的數量設置為不同。根據實施例，可以將包括在設置代碼SCD中的位的數量設置為不同。可以通過傳送地址、命令和數據之中的至少一組的線來傳送設置代碼SCD。雖然圖1示出了通過單獨的信號線傳送設置信號ICA和設置代碼SCD的實例，但本公開不限於此。例如，根據實施例，可以通過同一信號線傳送設置信號ICA和設置代碼SCD。

第二半導體器件2可以包括起始信號生成電路21、代碼提取電路22、信息儲存電路23、頻率確定信號生成電路24和操作控制電路25。

起始信號生成電路21可以接收設置信號ICA，以生成起始信號STR。例如，如果具有預定邏輯電平組合的設置信號ICA輸入到起始信號生成電路21，則起始信號生成電路21可以生成被使能的起始信號STR。在某些實施例中，起始信號生成電路21可以接收包括在設置信號ICA中的多個位之中的某些位的信號，以生成起始信號STR。根據實施例，可以不同地設置被使能的起始信號STR的邏輯電平。

代碼提取電路22可以響應起始信號STR，從設置信號ICA提取輸入控制代碼WR_CD和輸出控制代碼OP_CD，並且可以輸出輸入控制代碼WR_CD和輸出控制代碼OP_CD。例如，如果起始信號STR被使能，則代碼提取電路22可以從設置信號ICA提取輸入控制代碼WR_CD和輸出控制代碼OP_CD。例如，代碼提取電路22可以配置為生成輸入控制代碼和輸出控制代碼，如果例如起始信號STR被使能，則可以 根據設置信號ICA的邏輯電平組合選擇性地使能輸入控制代碼WR_CD或輸出控制代碼OP_CD中的一個。根據實施例，可以不同地設置用於從設置信號ICA提取輸入控制代碼WR_CD和輸出控制代碼OP_CD的設計方案。例如，在某些實施例中，輸入控制代碼WR_CD和輸出控制代碼OP_CD可以包括在設置信號ICA中而不做任何信號處理，並且可以通過發送設置信號ICA被傳送。替代地，輸入控制代碼WR_CD和輸出控制代碼OP_CD可以通過信號處理器來處理，並且被處理的輸入控制代碼WR_CD和被處理的輸出控制代碼OP_CD可以與設置信號ICA一起被傳送。根據實施例，輸入控制代碼WR_CD和輸出控制代碼OP_CD可以實現為具有至少二位。代碼提取電路22可以實現為僅接收包括在設置信號ICA中的多個位之中的某些位，用於輸入控制代碼WR_CD和輸出控制代碼OP_CD的提取。

信息儲存電路23可以響應輸入控制代碼WR_CD和輸出控制代碼OP_CD，從設置代碼SCD提取和儲存根據頻率的操作信息，並且可以輸出選擇信息信號SD_SEL。例如，信息儲存電路23可以根據輸入控制代碼WR_CD的邏輯電平儲存包括在設置代碼SCD中的高頻操作或低頻操作的信息，並且可以根據輸出控制代碼OP_CD的邏輯電平輸出儲存的信息作為選擇信息信號SD_SEL。例如，如果輸入控制代碼WR_CD具有邏輯「高」電平，則信息儲存電路23可以儲存高頻操作的信息，並且如果輸入控制代碼WR_CD具有邏輯「低」電平，則信息儲存電路23可以儲存低頻操作的信息。根據實施例，可以不同地設置根據輸入控制代碼WR_CD的邏輯電平而儲存在信息儲存電路23中的信息。信息儲存電路23可以根據輸出控制代碼OP_CD的邏輯電平輸出儲存在其中的信息。例如，如果輸出控制代碼OP_CD具有邏輯「高」電平，則信息儲存電路23可以輸出高頻操作的信息，並且如果輸出控制代碼OP_CD具有邏輯「低」電平，則信息儲存電路23可以輸出低頻操作的信息。根據實施例，可以不同地設置根據輸出控制代碼OP_CD的邏輯電平從信息儲存電路23中輸出的信息。

頻率確定信號生成電路24可以從輸出控制代碼OP_CD的邏輯電平提取操作頻率的信息。例如，如果輸出控制代碼OP_CD具有邏輯「高」電平，則頻率確定信號生成電路24可以生成具有邏輯「高」電平的頻率確定信號F_DET，並且如果輸出控制代碼OP_CD具有邏輯「低」電平，則頻率確定信號生成電路24可以生成具有邏輯「低」電平的頻率確定信號F_DET。根據實施例，可以不同地設置根據輸出控制代碼OP_CD的邏輯電平從頻率確定信號生成電路24生成的頻率確定信號F_DET的邏輯電平。如果頻率確定信號F_DET具有邏輯「高」電平，則半導體系統可以高頻操作，如果頻率確定信號F_DET具有邏輯「低」電平，則半導體系統可以低頻操作。根據實施例，可以不同地設置根據頻率確定信號F_DET的邏輯電平確定的半導體系統的操作頻率。

操作控制電路25可以響應頻率確定信號F_DET來控制半導體系統，以便半導體系統以高頻或低頻操作。例如，操作控制電路25可以控制半導體系統，因此，如果頻率確定信號F_DET具有邏輯「高」電平，則半導體系統以高頻操作，如果頻率確定信號F_DET具有邏輯「低」電平，則半導體系統以低頻操作。根據實施例，可以不同地設置根據頻率確定信號F_DET的邏輯電平通過操作控制電路25控制的操作。例如，以高頻執行的操作可以包括，但不限於，用於增加緩衝電路(未示出)的操縱靈活性的操作和用於降低金屬氧化物半導體(MOS)電晶體(未示出)的閾值電壓以提高MOS電晶體的操作速度的操作。在一個實施例中，例如，以低頻執行的操作可以包括，但不限於，用於降低緩衝電路的操縱靈活性的操作和用於增加MOS電晶體的閾值電壓以降低MOS電晶體的操作速度的操作。

參見圖2，信息儲存電路23可以包括輸入/輸出(I/O)控制信號生成單元231、第一儲存單元232、第二儲存單元233以及鎖存單元234。

I/O控制信號生成單元231可以響應輸入控制代碼WR_CD和輸出控制代碼OP_CD，生成第一輸入控制信號WR、第二輸入控制信號WR、第一輸出控制信號OP和第二輸出控制信號OP。例如，如果輸入控制代碼WR_CD具有邏輯「低」電平並且輸出控制代碼OP_CD具有邏輯「低」電平，則I/O控制信號生成單元231可以生成被使能以具有邏輯「高」電平的第一輸入控制信號WR，並且如果輸入控制代碼WR_CD具有邏輯「高」電平並且輸出控制代碼OP_CD具有邏輯「低」電平，則I/O控制信號生成單元231可以生成被使能以具有邏輯「高」電平的第二輸入控制信號WR。根據實施例，可以不同地設置根據輸入控制代碼WR_CD的邏輯電平從I/O控制信號生成單元231生成的第一輸入控制信號WR和第二輸入控制信號WR中的每一個的被使能電平和被禁止電平。例如，在某些實施例中，第一輸入控制信號WR和第二輸入控制信號WR可以設置為被使能至邏輯「低」電平。此外，如果輸入控制代碼WR_CD具有邏輯「低」電平並且輸出控制代碼OP_CD具有邏輯「高」電平，則I/O控制信號生成單元231可以生成被使能以具有邏輯「高」電平的第一輸出控制信號OP，並且如果輸入控制代碼WR_CD具有邏輯「高」電平並且輸出控制代碼OP_CD具有邏輯「高」電平，則I/O控制信號生成單元231可以生成被使能以具有邏輯「高」電平的第二輸出控制信號OP。根據實施例，可以不同地設置根據輸出控制代碼OP_CD的邏輯電平從I/O控制信號生成單元231生成的第一輸出控制信號OP和第二輸出控制信號OP中的每一個的被使能電平和被禁止電平。例如，在某些實施例中，第一輸出控制信號OP和第二輸出控制信號OP可以設置為被使能至邏輯「低」電平。

如果第一輸入控制信號WR被使能，則第一儲存單元232可以儲存包括在設置 代碼SCD中的高頻操作的信息。如果第一輸出控制信號OP被使能，則第一儲存單元232可以將儲存在其中的高頻操作的信息輸出作為第一儲存信號SD1。在某些其他實施例中，如果第一輸入控制信號WR被使能，則第一儲存單元232可以儲存包括在設置代碼SCD中的低頻操作的信息，並且如果第一輸出控制信號OP被使能，則第一儲存單元232可以將儲存在其中的低頻操作的信息輸出作為第一儲存信號SD1。

如果第二輸入控制信號WR被使能，則第二儲存單元233可以儲存包括在設置代碼SCD中的低頻操作的信息。如果第二輸出控制信號OP被使能，則第二儲存單元233可以將儲存在其中的低頻操作的信息輸出作為第二儲存信號SD2。在某些其他實施例中，如果第二輸入控制信號WR被使能，則第二儲存單元233可以儲存包括在設置代碼SCD中的高頻操作的信息，並且如果第二輸出控制信號OP被使能，則第二儲存單元233可以將儲存在其中的高頻操作的信息輸出作為第二儲存信號SD2。

鎖存單元234可以鎖存第一儲存信號SD1或第二儲存信號SD2，以輸出鎖存信號作為選擇信息信號SD_SEL。選擇信息信號SD_SEL可以包括用於執行各種操作的信息，所述各種操作包括，例如，但不限於，讀取操作和寫入操作。選擇信息信號SD_SEL可以進一步包括，例如，但不限於，參考電壓的信息、脈衝串類型的信息、脈衝串長度的信息、寫入延遲的信息、讀取延遲的信息、前同步碼的信息、後同步碼的信息、驅動強度的信息、數據總線轉位的信息以及片內終結器(ODT)的信息等。

下文將參考圖3描述信息儲存電路23的操作。如果輸入控制代碼WR_CD和輸出控制代碼OP_CD都具有邏輯「低」電平，則第一輸入控制信號WR可以被使能，以具有邏輯「高」電平，以便包括在設置代碼SCD中的高頻操作的信息儲存在第一儲存單元232中。如果輸入控制代碼WR_CD具有邏輯「低」電平並且輸出控制代碼OP_CD具有邏輯「高」電平，則第一輸出控制信號OP可以被使能，以具有邏輯「高」電平，以便儲存在第一儲存單元232中的高頻操作的信息可以被輸出作為選擇信息信號SD_SEL。如果輸入控制代碼WR_CD具有邏輯「高」電平並且輸出控制代碼OP_CD具有邏輯「低」電平，則第二輸入控制信號WR可以被使能，以具有邏輯「高」電平，以便包括在設置代碼SCD中的低頻操作的信息儲存在第二儲存單元233中。如果輸入控制代碼WR_CD和輸出控制代碼OP_CD都具有邏輯「高」電平，則第二輸出控制信號OP可以被使能，以具有邏輯「高」電平，以便儲存在第二儲存單元233中的低頻操作的信息可以被輸出作為選擇信息信號SD_SEL。

參見圖4，操作控制電路25可以包括第一緩衝器251和第二緩衝器252。第一緩衝器251可以響應頻率確定信號F_DET，緩衝輸入信號IN，以輸出緩衝的信號作為輸出信號OUT。第二緩衝器252可以響應頻率確定信號F_DET，緩衝輸入信號IN，以輸出 緩衝的信號作為輸出信號OUT。可以通過頻率確定信號F_DET來控制第一和第二緩衝器251和252的操作。例如，如果頻率確定信號F_DET具有邏輯「高」電平，則第一緩衝器251可以操作，如果頻率確定信號F_DET具有邏輯「低」電平，則第二緩衝器252可以操作。如果半導體系統的操作頻率被設置為高頻，則第一緩衝器251可以緩衝輸入信號IN，以輸出緩衝的信號作為輸出信號OUT，並且如果半導體系統的操作頻率被設置為低頻，則第二緩衝器252可以緩衝輸入信號IN，以輸出緩衝的信號作為輸出信號OUT。在此實例中，第一緩衝器251的操縱靈活性可以設置為高於第二緩衝器252的操縱靈活性。如果半導體系統的操作頻率被設置為高頻，則因為具有比第二緩衝器的操縱靈活性高的操縱靈活性的第一緩衝器251操作而第二緩衝器252不操作，所以第一緩衝器251可以緩衝輸入信號IN，以輸出緩衝的信號作為輸出信號OUT。因此，可以提高輸入信號IN被緩衝並被輸出作為輸出信號OUT的操作速度。如果半導體系統的操作頻率被設置為低頻，則因為具有比第一緩衝器的操縱靈活性低的操縱靈活性的第二緩衝器252操作而第一緩衝器251不操作，所以第二緩衝器252可以緩衝輸入信號IN，以輸出緩衝的信號作為輸出信號OUT。因此，可以降低操作控制電路25的功率消耗。在某些其他實施例中，操作控制電路25可以實現為，如果頻率確定信號F_DET具有邏輯「高」電平，則第一和第二緩衝器251和252都操作，並且如果頻率確定信號F_DET具有邏輯「低」電平，則僅第二緩衝器252操作。在此實例中，如果半導體系統的操作頻率被設置為高頻，則因為第一和第二緩衝器251和252都操作，所以可以提高輸入信號IN被緩衝並被輸出作為輸出信號OUT的操作速度。如果半導體系統的操作頻率設置為低頻，則因為僅第一和第二緩衝器251和252中的第二緩衝器252操作，所以可以降低操作控制電路25的功率消耗。

參見圖5，操作控制電路25a可以包括第三緩衝器253和第四緩衝器254。第三緩衝器253可以緩衝輸入信號IN，以輸出緩衝的信號作為輸出信號OUT。第四緩衝器254可以響應頻率確定信號F_DET，緩衝輸入信號IN，以輸出緩衝的信號作為輸出信號OUT。例如，如果頻率確定信號F_DET具有邏輯「高」電平，則第四緩衝器254可以緩衝輸入信號IN，以輸出緩衝的信號作為輸出信號OUT，並且如果頻率確定信號F_DET具有邏輯「低」電平，則可以停止其的緩衝操作。即，僅當半導體系統的操作頻率被設置為高頻時，第四緩衝器254可以操作，以緩衝並輸出輸入信號IN作為輸出信號OUT。結果，如果半導體系統的操作頻率被設置為高頻，則圖5所示的操作控制電路25a的第三和第四緩衝器253和254都可以操作，以提高輸入信號IN被緩衝並被輸出作為輸出信號OUT的操作速度。如果半導體系統的操作頻率被設置為低頻，則僅第三緩衝器253可以操作，而第四緩衝器254不操作。因此，可以降低操作控制電路25a的功率消耗。

參見圖6，操作控制電路25b可以包括體電壓(bulk voltage)生成單元255和晶體 管單元256。體電壓生成單元255可以響應頻率確定信號F_DET而調整體電壓VB的電平。例如，如果半導體系統的操作頻率被設置為高頻，則體電壓生成單元255可以接收具有邏輯「高」電平的頻率確定信號F_DET，以降低體電壓VB的電平，如果半導體系統的操作頻率被設置為低頻，則體電壓生成單元255可以接收具有邏輯「低」電平的頻率確定信號F_DET，以提高體電壓VB的電平。可以根據頻率確定信號F_DET的邏輯電平將從體電壓生成單元255輸出的體電壓VB的電平調整為不同。例如，如果半導體系統的操作頻率被設置為高頻，以使頻率確定信號F_DET具有邏輯「高」電平，則體電壓生成單元255可以響應頻率確定信號F_DET將體電壓VB的電平設置為高電平，並且如果半導體系統的操作頻率被設置為低頻，以使頻率確定信號F_DET具有邏輯「低」電平，則體電壓生成單元255可以響應頻率確定信號F_DET將體電壓VB的電平設置為低電平。

電晶體單元256可以接收體電壓VB，以控制包括在其中的至少一個MOS電晶體(未示出)的操縱靈活性。例如，如果半導體系統的操作頻率被設置為高頻，則通過被設置為具有低電平的體電壓VB，可以降低包括在電晶體單元256中的至少一個MOS電晶體的閾值電壓。因此，可以提高至少一個MOS電晶體的操作速度。在一個實施例中，如果半導體系統的操作頻率被設置為低頻，則通過被設置為具有高電平的體電壓VB，可以提高包括在電晶體單元256中的至少一個MOS電晶體的閾值電壓。因此，可以降低至少一個MOS電晶體的操作速度。其結果是，如果半導體系統的操作頻率被設置為高頻，則組成電晶體單元256的至少一個MOS電晶體的操作速度可以變得更快，以提高半導體器件2的操作速度。如果半導體系統的操作頻率被設置為低頻，則組成電晶體單元256的至少一個MOS電晶體的操作速度可以變得更慢，以降低半導體器件2的功率消耗。體電壓VB可以對應於施加到MOS電晶體的本體區域的背柵偏置。

參見圖7，電晶體單元256可以包括第一MOS電晶體257和第二MOS電晶體258。可以使用，例如，但不限於，具有由體電壓VB控制的操縱靈活性的N型溝道MOS電晶體來實現第一MOS電晶體257。可以使用，例如，但不限於，其操縱靈活性由體電壓VB控制的P型溝道MOS電晶體來實現第二MOS電晶體257。如果半導體系統的操作頻率被設置為高頻，則可以降低第一MOS電晶體257的閾值電壓和第二MOS電晶體258的閾值電壓，以提高電晶體單元256的操作速度。如果半導體系統的操作頻率被設置為低頻，則可以提高第一MOS電晶體257的閾值電壓和第二MOS電晶體258的閾值電壓，以降低電晶體單元256的操作速度。在某些實施例中，電晶體單元256可以實現為包括，例如，至少兩個P型溝道MOS電晶體和至少兩個N型溝道MOS電晶體。

參見圖8，根據一個實施例的半導體系統可以包括第一半導體器件3和第二半導體 器件4。

第一半導體器件3可以輸出設置信號ICA。設置信號ICA可以被設置為具有各種邏輯電平組合。可以根據設置信號ICA的邏輯電平組合使能或禁止模式寄存器寫入命令MRW。設置信號ICA可以包括半導體系統的操作頻率的信息。包括在設置信號ICA中的多個位中的至少一個位可以設置為對應於半導體系統的操作頻率的信息。可以通過傳送命令或同時傳送命令和地址的線來傳送設置信號ICA。根據實施例，可以不同地設置包括在設置信號ICA中的位的數量。

第二半導體器件4可以包括命令解碼器41、模式寄存器42、頻率確定信號生成電路43和操作控制電路44。

命令解碼器41可以接收設置信號ICA，以生成模式寄存器寫入命令MRW。例如，如果將具有預定邏輯電平組合的設置信號ICA輸入到命令解碼器41，命令解碼器41可以生成被使能的模式寄存器寫入命令MRW。在某些實施例中，命令解碼器41可以接收包括在設置信號ICA中的多個位之中的某些位的信號，以生成模式寄存器寫入命令MRW。根據實施例，可以不同地設置被使能的模式寄存器寫入命令MRW的邏輯電平。

模式寄存器42可以響應模式寄存器寫入命令MRW，從設置信號ICA提取並儲存操作頻率的信息，並可以輸出操作頻率的信息。例如，如果模式寄存器寫入命令MRW被使能，則模式寄存器42可以提取並儲存包括在設置信號ICA中的操作頻率的信息，並可以輸出操作頻率的信息作為信息信號OP。如果操作頻率被設置為高頻，則信息信號OP可以被設置為具有邏輯「高」電平，並且如果操作頻率被設置為低頻，則信息信號OP可以被設置為具有邏輯「低」電平。根據實施例，可以不同地設置根據操作頻率的信息信號OP的邏輯電平。根據實施例，可以不同地設置用於從設置信號ICA提取信息信號OP的設計方案。例如，在某些實施例中，信息信號OP可以包括在設置信號ICA中而不做任何信號處理，並且可以通過發送設置信號ICA而被傳送。在一個實施例中，可以通過信號處理器來處理信息信號OP，並且處理的信息信號OP可以與設置信號ICA一起被傳送。根據實施例，信息信號OP可以實現為具有至少兩個位。模式寄存器42可以實現為僅接收包括在設置信號ICA中的多個位之中的某些位，以用於信息信號OP的提取和輸出。

頻率確定信號生成電路43可以響應信息信號OP生成頻率確定信號F_DET。例如，如果信息信號OP具有邏輯「高」電平，則頻率確定信號生成電路43可以生成具有邏輯「高」電平的頻率確定信號F_DET，並且如果信息信號OP具有邏輯「低」電平，則頻率確 定信號生成電路43可以生成具有邏輯「低」電平的頻率確定信號F_DET。根據實施例，可以不同地設置根據信息信號OP的邏輯電平從頻率確定信號生成電路43生成的頻率確定信號F_DET的邏輯電平。如果頻率確定信號F_DET具有邏輯「高」電平，則半導體系統可以高頻操作，如果頻率確定信號F_DET具有邏輯「低」電平，則半導體系統可以低頻操作。根據實施例，可以不同地設置根據頻率確定信號F_DET的邏輯電平確定的半導體系統的操作頻率。

操作控制電路44可以響應頻率確定信號F_DET來控制半導體系統，以便使半導體系統以高頻或低頻操作。例如，操作控制電路44可以控制半導體系統，因此，如果頻率確定信號F_DET具有邏輯「高」電平，則半導體系統以高頻操作，如果頻率確定信號F_DET具有邏輯「低」電平，則半導體系統以低頻操作。根據實施例，可以不同地設置根據頻率確定信號F_DET的邏輯電平由操作控制電路44控制的操作。以高頻執行的操作可以包括，用於增加緩衝電路(未示出)的操縱靈活性的操作和用於降低MOS電晶體(未示出)的閾值電壓以提高MOS電晶體的操作速度的操作。在一個實施例中，以低頻執行的操作可以包括，用於降低緩衝電路的操縱靈活性的操作和用於增加MOS電晶體的閾值電壓以降低MOS電晶體的操作速度的操作。操作控制電路44可以實現為具有參考圖4至圖7所描述的各個配置中的任一配置。因此，下文將省略操作控制電路44的配置和操作。

參考圖1至圖8描述的半導體器件中的至少一個或半導體系統中的至少一個可以被應用到電子系統，所述電子系統包括，例如，存儲系統、圖形系統、計算系統、移動系統等。例如,如圖9所示,根據一個實施例的電子系統1000可以包括數據儲存單元1001、存儲器控制器1002、緩衝存儲器1003以及I/O接口1004。

數據儲存單元1001根據從存儲器控制器1002生成的控制信號，可以儲存從存儲器控制器1002輸出的數據，或可以讀取儲存的數據並將其輸出到存儲器控制器1002。數據儲存單元1001可以包括圖1中所示的第二半導體器件2和/或圖8中所示的第二半導體器件4。數據儲存單元1001可以包括非易失性存儲器，所述非易失性存儲器即便當其電源中斷時也可以保留它們的儲存的數據。非易失性存儲器可以是諸如NOR型快閃記憶體或NAND型快閃記憶體的快閃記憶體、相變隨機存取存儲器(PRAM)、電阻式隨機存取存儲器(RRAM)、自旋轉移矩隨機存取存儲器(STTRAM)、磁性隨機存取存儲器(MRAM)等。

存儲器控制器1002可以通過I/O接口1004接收從外部設備(例如，主機設備)輸出的命令，並且可以解碼從主機設備輸出的命令，以控制用於將數據輸入到數據儲存單元1001或緩衝存儲器1003中的操作，或著用於輸出儲存在數據儲存單元1001或緩衝存 儲器1003中的數據的操作。存儲器控制器1002可以包括圖1中所示的第一半導體器件1和/或圖8中示出的第一半導體器件3。雖然圖9示出了具有單一塊的存儲器控制器1002，但是存儲器控制器1002可以包括用於控制由非易失性存儲器組成的數據儲存單元1001的一個控制器以及用於控制由易失性存儲器組成的緩衝存儲器1003的另一控制器。

緩衝存儲器1003可以臨時地儲存通過存儲器控制器1002處理的數據。緩衝存儲器1003可以臨時地儲存從數據儲存單元1001輸出的數據或要輸入到數據儲存單元1001的數據。緩衝存儲器1003可以儲存根據控制信號從存儲器控制器1002輸出的數據。緩衝存儲器1003可以讀取儲存的數據並將儲存的數據輸出到存儲器控制器1002。緩衝存儲器1003可以包括諸如動態隨機存取存儲器(DRAM)、移動DRAM、或靜態隨機存取存儲器(SRAM)的易失性存儲器。

I/O接口1004可以將存儲器控制器1002物理連接和電連接到外部設備(即，主機)。因此，存儲器控制器1002可以通過I/O接口1004接收從外部設備(即，主機)提供的控制信號和數據，並且可以通過I/O接口1004將從存儲器控制器1002生成的數據輸出到外部設備(即，主機)。電子系統1000可以通過I/O接口1004與主機通信。I/O接口1004可以包括各種接口協議中的至少一個，這些接口協議例如是通用串行總線(USB)、多媒體卡(MMC)、外圍組件互連-快速(PCI-E)、串行附接SCSI(SAS)、串行AT附件(SATA)、並行AT附件(PATA)、小型計算機系統接口(SCSI)、加強型小型設備接口(ESDI)、以及集成驅動電路(IDE)。

電子系統1000可以用作主機的輔助儲存設備或外部儲存設備。電子系統1000可以包括，例如，但不限於，固態硬碟(SSD)、USB存儲器、安全數字(SD)卡、迷你安全數字(mSD)卡、微型安全數字(微型SD)卡、安全數字高容量(SDHC)卡、存儲棒卡、智能媒介(SM)卡、多媒體卡(MMC)、嵌入式多媒體卡(eMMC)或緊湊型快閃記憶體(CF)卡等。