具有應力器件溝道的半導體結構及其形成方法
2023-05-26 12:17:41 2
專利名稱：具有應力器件溝道的半導體結構及其形成方法
技術領域：
本發明涉及一種半導體器件及其形成方法。更明確地講，本發明涉及一種互補金屬氧化物半導體(CMOS)結構，其包括多層埋置應力器(streesor)，具有分級的(graded)摻雜劑分布和至少一個共形的第一外延(epi)半導體。
背景技術：
半導體器件基片內部的機械應力被廣泛地用於調節器件性能。例如，在通用Si技術中，電晶體溝道沿著矽的{110}面取向。在這種布置中，當溝道受到沿著膜方向的壓縮應力和/或沿著與溝道垂直方向的拉伸應力時，空穴的遷移率提高，而當矽膜受到沿著膜方向的拉伸應力和/或沿著與溝道垂直方向的壓縮應力時，電子的遷移率提高。因此，能夠在p溝道場效應電晶體(pFET)和/或n溝道場效應電晶體(nFET)的溝道區內有利地產生壓縮和/或拉伸應力，以提高這種器件的性能。
一種可能的用於產生所需應力矽溝道區的方法是在CMOS器件的源極和漏極區形成埋置的SiGe或Si:C應力器(也就是應力阱)，從而在源極和漏極區之間的溝道區內引發壓或拉伸應力。儘管現在埋置應力器技術是眾所周知的，但是將埋置的應力器集成進常規CMOS的工藝流程是極具挑戰性的。CMOS器件的性能範圍強烈地取決於埋置應力器自身所產生的應力、埋置應力器中的活性摻雜劑濃度和埋置應力器與器件溝道區的接近度。
大量致力於這一主題材料的技術研發表明了克服埋置應力器技術中上述各種缺陷的重要性。該技術中的一些最新進展在如下的文獻中能夠發現，例如，美國專利No.6,921,913；6,831,292；6,844,227；6,323,525；和5,442,205，以及美國專利申請公布No.20050082522和20040262694A1。
儘管在半導體工業中已經取得了這些進展，但是仍然需要進一步提高埋置應力器技術，以便在應力器接近度與短溝道效應之間獲得良好的平衡。而且，還需要有一種能夠消除可能的缺陷產生的埋置應力器技術，在現有技術的埋置應力器技術中，缺陷典型地在離子注入深源極/漏極區期間產生。
發明內容
在本發明中，提供了一種多層埋置應力器，其具有分級的摻雜劑分布和至少一個共形的第一外延半導體層。本發明的多層應力器在通常定位有源極/漏極區的半導體結構區域內形成。該具有本發明多層埋置應力器的結構在應力器接近度與短溝道效應之間獲得了良好的平衡，甚至消除或者大大減少了通常在使用深注入形成深源極/漏極區期間產生的任何可能的缺陷。
根據本發明，提供了一種包含本發明多層埋置應力器的半導體結構，其包括至少一個場效應電晶體，其位於半導體基片的一個表面上；和多層埋置應力器，其具有分級的摻雜劑分布和至少一個第一共形外延半導體層，該外延半導體層位於該至少一個場效應電晶體的佔位區(footprint)上和所述半導體基片的凹陷區內，其中所述多層埋置應力器在所述至少一個場效應電晶體的溝道區上引發應力。
在本發明的一個實施例中，該至少一個場效應電晶體(FET)是pFET，該多層埋置應力器包括SiGe。在本發明的另一個實施例中，該至少一個場效應電晶體是nFET，該多層埋置應力器包括Si:C。在本發明的另外一個實施例中，該結構包括至少一個pFET和至少一個nFET，它們由隔離區分離，其中與所述pFET相關的所述多層埋置應力器包括SiGe，而該與所述nFET相關的多層埋置應力器包括Si:C。
如上所述，該多層埋置應力器至少包括共形布置於基片凹陷區內的第一外延半導體層。第一外延半導體層可以是非摻雜或輕摻雜的。本發明的多層埋置應力器還包括第二外延半導體層，其位於第一外延半導體層的頂上。該第二外延半導體層相對於第一外延半導體層的摻雜劑濃度是高摻雜的。
在單晶Si基片上形成pFET的實施例中，該多層埋置應力器包括共形布置於凹陷區內的第一外延SiGe層和位於第一外延SiGe層頂上的第二外延SiGe層。根據本發明，第一外延SiGe層是非摻雜或輕摻雜的。而第二外延SiGe層相對於第一外延SiGe層是高摻雜的。
在單晶Si基片上形成nFET的實施例中，該多層埋置應力器包括共形布置於凹陷區內的第一外延Si:C層和位於第一外延Si:C層頂上的第二外延Si:C層。根據本發明，第一外延Si:C層是非摻雜或輕摻雜的。而第二外延Si:C層相對於第一外延Si:C層是高摻雜的。
根據上述的結構，本發明還提供一種製造該結構的方法。大體上，本發明的方法包括提供至少一個場效應電晶體，其在半導體基片的一個表面上有擴展間隔件(extension spacer)，所述半導體基片在該至少一個場效應電晶體的佔位區上有凹陷區；在所述凹陷區內所述半導體基片的暴露表面上共形生長第一外延半導體層，所述第一外延半導體層的點陣常數與所述半導體基片的點陣常數不同；在所述第一外延半導體層上形成第二外延半導體層，其中所述第二外延半導體的點陣常數與第一外延半導體層的相同，並且比第一外延半導體層的摻雜劑濃度更高；和在所述第一和第二外延半導體層的上部內形成擴展區。
注意，因為第一外延(epi)半導體層與凹陷區共形地形成，因此如此形成的多層埋置應力器(例如第一和第二外延半導體層的組合)與形成於半導體基片內的凹陷區的輪廓相同。在本發明的一些實施例中，多層埋置應力器基本上沒有圓角。
圖1是顯示一種結構的圖示(剖面圖)，其中基片在位於包含單窄間隔件的場效應電晶體的佔位區上的部分是凹陷的。
圖2是顯示圖1的結構在共形布置了第一外延半導體層之後的圖示(剖面圖)，其中該第一外延半導體層的點陣常數與基片凹陷區域內基片的點陣常數不同。
圖3是顯示圖2的結構在布置了第二外延半導體層之後的圖示(剖面圖)，其中第二外延半導體層的點陣常數與基片凹陷區內第一外延半導體層的點陣常數相同。
圖4是顯示圖3的結構在第一和第二半導體層上部分內形成源極/漏極擴展區期間的圖示(剖面圖)。
圖5是顯示圖4的結構在形成緊鄰第一窄間隔件的第二較寬間隔件之後的圖示(剖面圖)。
具體實施例方式
現在將參考下文本專利申請附加的討論和附圖對本發明進行更詳細的說明，本發明提供了一種結構，其包括緊鄰器件溝道的多層埋置應力器，並且本發明還提供了製造這種結構的方法。注意，附圖只是出於例證的目的提供的，因此並沒有按照比例加以繪製。
在下文的說明中，提出了大量特殊的細節，例如特殊的結構、部件、材料、尺寸、處理步驟和技巧，以便獲得對本發明的完全理解。然而，本領域的普通技術人員應當意識到，本發明可以在沒有這些特殊細節的情況下實現。在其他情況下，沒有對眾所周知的結構或工藝步驟進行詳細的說明，以避免模糊本發明的描述。
應當理解，當提到一個元件，例如一個層、區域或基片，位於另一個元件的「上面」或「上方」時，它可以直接位於另一個元件上，或者也可以存在隔離元件。對比地，當提到一個元件「直接位於」或「直接處於」另一個元件的「上面」或「上方」時，則不存在隔離元件。還應當理解，當提到一個元件位於另一個元件的「下面」或「下方」時，它可以直接位於另一個元件下面，或者也可以存在隔離元件。對比地，當提到一個元件「直接位於」或「直接處於」另一個元件的「下面」或「下方」時，則不存在隔離元件。
如上所述，在半導體基片內提供了多層埋置應力器，其具有分級的摻雜劑分布和共形布置在提供於半導體基片中的凹陷區內的至少一個第一外延半導體層，用於在具有至少一個CMOS器件的半導體結構內使用。本發明的多層應力器形成於半導體結構中典型地具有源極/漏極區的區域內。含有本發明多層埋置應力器的結構在應力接近度和短溝道效應之間實現了良好的平衡，甚至消除或大大減少了通常在形成深源極/漏極區期間產生的可能的缺陷。在本發明的一些實施例中，本發明的多層埋置應力器基本上不包含圓角。
首先參考圖1，其圖解了本發明採用的初始結構10。如圖所示，初始結構10包括半導體基片12，其中形成有至少一個隔離區14(在附圖中具體顯示了一對隔離區)。初始結構10還包括凹陷區16，其形成於半導體基片12的一部分內。該凹陷區16位於至少一個場效應電晶體(FET)18的佔位區上。
儘管圖1和其餘的附圖都顯示了單一的FET，但是本發明也考慮在同一個半導體基片12上形成多個FET。多個FET可以具有相同的導電性(也就是全為nFET或全為pFET)。選擇地，多個FET可以具有不同的導電性(也就是，一些為nFET而一些為pFET)。當形成不同的多個FET時，採用與圖1-5所示相同的基本工藝步驟，只是可以使用阻擋掩模處理一組的FET，而保護另一組的FET。
該至少一個FET18包括柵極堆疊，其包括柵極電介質20、柵極導體22和電介質帽24。在柵極堆疊的一個側壁上布置第一窄間隔件26。器件溝道25位於基片12的臺面部分中。
初始結構的各個部件都用本領域技術人員熟知的傳統材料構成。另外，初始結構10的製造，直到第一窄間隔件26的形成，但不包括凹陷區16的形成，都是利用本領域技術人員所熟知的技術。
本發明所採用的初始結構10的半導體基片12包括任何半導體材料，包括但不僅限於Si、Ge、SiGe、SiC、SiGeC、Ga、GaAs、InAs、InP和所有其它III/V或II/V化合物半導體。半導體基片12也可以包括有機半導體或分層半導體，例如Si/SiGe、絕緣體上矽(SOI)或絕緣體上SiGe(SGOI)。在本發明的一些實施例中，優選地，半導體基片12包括含Si半導體材料，也就是，含有矽的半導體材料。半導體基片12可以是摻雜的、非摻雜的或者其中含有摻雜和非摻雜區。根據本發明，半導體基片12具有第一點陣常數，其與隨後形成的埋置多應力器的不同。
當採用SOI基片時，這些基片包括頂和底半導體，例如Si層，它們通過埋置的絕緣層至少部分分離。該埋置的絕緣層包括，例如，晶體或非晶體氧化物、氮化物或其任意組合。優選地，埋置絕緣層是一種氧化物。典型地，埋置絕緣層在層轉移處理的初始階段或在離子注入和退火處理，例如SIMOX(通過氧離子注入隔離)期間加以形成。
基片12可以具有單晶體取向，或者選擇地，還可以採用具有不同晶體取向的表面區的混合半導體基片。混合基片允許在特定的晶體取向製造FET，提高所形成的特定FET的性能。例如，混合基片允許製造一種結構，其中能夠在{110}晶向上形成pFET，同時在{100}晶向上形成nFET。當使用混合基片時，它可以具有類似SOI的性質、類似塊體(bulk-like)的性質或者類似SOI和類似塊體性質的組合。
半導體基片12還可以包括第一摻雜(n-或p-)區和第二摻雜(n-或p-)區。為清楚起見，在本發明的附圖中沒有具體顯示摻雜區。第一摻雜區和第二摻雜區可以是相同的，或者它們可以具有不同的導電性和/或摻雜濃度。這些摻雜區被稱作「阱」。
然後，典型地在半導體基片12內形成至少一個隔離區14。隔離區14可以是溝槽隔離區(如圖所示)或場氧化物隔離區。溝槽隔離區的形成是利用本領域技術人員所熟知的傳統溝槽隔離工藝。例如，可以在形成溝槽隔離區時使用光刻、刻蝕並用溝槽電介質填充溝槽。任選地，在溝槽填充之前可以在溝槽內形成內襯，在溝槽填充之後執行緻密化(densification)步驟，以及在溝槽填充之後進行平面化處理。場氧化物的形成可以採用所謂的局部矽氧化處理。注意，該至少一個隔離區在相鄰柵極區之間提供了隔離，通常在相鄰柵極具有相反導電性時需要如此。相鄰柵極區可以具有相同的導電性(也就是，全為n-或p-型)，或者選擇地，它們能夠具有不同的導電性(也就是，一個為n-型，另一個為p-型)。
在本發明的這個方面，在形成FET 18時可以使用傳統的CMOS工藝流程，包括沉積柵極堆疊的各種材料層、光刻和刻蝕。選擇地，在形成FET 18時可以使用置換柵極處理。
如上所述，FET 18包括含有柵極電介質20的柵極堆疊、柵極導體22和電介質帽24。柵極電介質20布置在半導體基片12的一個表面上，能夠通過熱生長處理，例如氧化、氮化或氧氮化而加以形成。選擇地，柵極電介質20能夠通過沉積處理，例如化學氣相沉積(CVD)、等離子體輔助CVD、金屬有機化學氣相沉積(MOCVD)、原子層沉積(ALD)、蒸鍍、反應濺射、化學溶液沉積和其它類似的沉積處理，加以形成。柵極電介質20還可以用上述處理的任意組合加以形成。
柵極電介質20包括介電常數為大約4.0或更大的絕緣材料。本文所提及的所有介電常數都是與真空相比，除非特殊提及。在一個實施例中，柵極電介質20包括高k材料。術語「高k」是指介電常數大於4.0，優選地大於7.0的電介質。明確地講，本發明採用的柵極電介質20包括但不僅限於氧化物、氮化物、氧氮化物和/或矽化物，包括金屬矽化物和氮化金屬矽化物。在一個實施例中，優選地，柵極電介質20包括氧化物，例如SiO2、HfO2、ZrO2、Ai2O3、TiO2、La2O3、SrTiO3、LaAlO3、Y2O3、Ga2O3、GdGaO及它們的混合物。
柵極電介質20的物理厚度可以改變，但典型地，柵極電介質20的厚度為大約0.5-大約10nm，更典型的厚度為大約0.5-大約3nm。
接著，在柵極電介質20的上暴露表面上形成柵極導體22。柵極導體22包括導電材料，包括例如多晶Si、SiGe、金屬、金屬合金、金屬矽化物、金屬氮化物、金屬碳化物或含有其多層的組合。當存在多層時，可以在每個導體層之間設置擴散阻擋層(未顯示)，例如TiN或TaN。
柵極導體22的形成是利用傳統的沉積處理，包括例如，化學氣相沉積、等離子體增強化學氣相沉積、原子層沉積、濺射、電鍍、蒸鍍和任何其它類似的沉積處理。在一個實施例中，其中使用多晶Si或SiGe作為柵極電極，可以使用原位沉積處理，或者選擇地，在離子注入之後進行沉積。此時，在本發明中，柵極導體22可以通過離子注入進行摻雜，從而改變柵極電極的功函數。能夠使用的摻雜劑離子的實例包括As、P、B、Sb、Bi、In、Al、Ga、Tl或其混合物。柵極導體22的厚度對於本發明而言並不重要。然而典型地，柵極導體22的厚度為大約20-大約250nm。
每個FET 18的柵極堆疊還包括位於柵極導體22表面上的電介質帽24。該電介質帽24包括氧化物、氮化物、氧氮化物或其任意組合，利用傳統的沉積處理加以形成，包括例如CVD、PECVD和蒸鍍。電介質帽24的厚度可以變化的範圍典型地為大約10-大約100nm。
在形成柵極堆疊之前(在置換柵極處理流程中)或之後(在傳統的CMOS處理流程中)形成的第一窄間隔件26，其構成材料與電介質帽24的電介質材料相同或不同。該第一窄間隔件26典型地通過沉積和刻蝕加以形成，並且在沿著其最底表面的寬度典型地為大約1-大約50nm。窄間隔件26也可以通過氧化處理加以形成。第一窄間隔件26還可被稱作擴展間隔件，因為它通常存在於形成源極/漏極擴展區的時候。
在處理基片12、形成FET 18和第一窄間隔件26之後，利用第一窄間隔件26和電介質帽24作為刻蝕掩模在每個FET 18佔位區上的基片12內形成至少一個凹陷區16。凹陷區16的形成可以使用各向異性刻蝕處理，例如反應離子刻蝕(RIE)。各向異性刻蝕處理提供的凹陷區16，其具有一個與隔離區14的外邊緣對準的外邊緣，和另一個與第一窄間隔件26基本上對準的邊緣。術語「基本上對準」是指，各向異性刻蝕處理在FET 18的柵極堆疊下面提供很小或者不提供底切。作為在此提供凹陷區16優選技術的各向異性刻蝕還由於造成較小的溝槽隔離凹陷而有助於提高隔離。除了各向異性刻蝕之外，本發明還考慮利用各向同性刻蝕處理，其典型地在每個FET 18柵極堆疊的下面提供橫向底切區(未顯示)。
在如圖1所示地在基片12內提供了凹陷區16之後，在凹陷區16內形成第一外延半導體層28，其點陣常數與下面的半導體基片12點陣常數不同。注意，第一外延半導體層28與第二外延半導體層30(在下文有更詳細的說明)一起形成本發明的多層埋置應力器。例如圖2顯示了包含該第一外延半導體層28的最終結構。為了清晰起見，FET的各個元件在圖2或其餘附圖中沒有標定數字。
根據本發明，第一外延半導體層28是非摻雜、輕摻雜或其組合。「輕摻雜」是指第一外延半導體層28的摻雜劑濃度為大約1E18原子/cm3或者更低，更典型的摻雜劑濃度為大約1e14-1e18原子/cm3。根據待形成器件的類型，第一外延半導體層28內的摻雜劑可以是n-型或p-型摻雜劑。
當半導體基片12包括單晶矽時，第一外延半導體層28包括假SiGe或Si:C。因為第一外延半導體層28的點陣常數與半導體基片12的不同，因此在凹陷區15內會產生拉伸或壓縮應力。該應力區進而將應力施加給FET的溝道區。例如，使用SiGe形成壓縮應力埋置應力器，用於在pFET的溝道區內產生壓縮應力。FET的溝道區是基片12位於FET 18柵極堆疊下面的區域。選擇地，能夠使用Si:C形成拉伸應力埋置應力器，用於在nFET的溝槽區域內產生拉伸應力。
根據本發明，第一外延半導體層28利用共形外延生長處理在凹陷區16內形成。利用共形外延處理確保第一外延半導體層28與限定凹陷區16的半導體基片12的暴露表面共形。也就是說，共形外延處理在凹陷區16內提供了遵循凹陷區16的輪廓的第一外延半導體層28。
第一外延半導體層28的厚度可以根據外延生長處理的精確條件而改變。這些條件對於本領域的技術人員而言是眾所周知的，因此本文不再對外延生長條件進行更詳細的說明。典型地，第一外延半導體層28的厚度為大約1-大約30nm，更典型的厚度為大約2-大約15nm。
接著，如圖3所示，在第一外延半導體層28頂上的凹陷區16內形成第二外延半導體30，例如圖3提供了該結構。根據本發明，第二外延半導體層30具有與第一外延半導體層28相同的點陣常數，並且典型地包括與第一外延半導體層28相同的半導體材料。然而，第二外延半導體層30與第一外延半導體層28的不同之處在於，第二外延半導體層是高摻雜的。「高摻雜」是指，摻雜劑濃度(p-型或n-型)大於1E18原子/cm3，更典型的摻雜劑濃度為大於1e18-大約1e22原子/cm3。在本發明的一個實施例中，當使用單晶Si基片時，第二外延半導體層30包括假SiGe或Si:C。
第二外延半導體層30通過傳統的外延生長處理，包括上面提到的共形處理，加以形成。
圖4顯示了在源極/漏極擴展區的離子注入期間的結構，其中指代數字32表示在形成源極/漏極擴展區時使用的離子。注意，源極/漏極擴展區形成到第二外延半導體層30的上部分之中以及位於半導體基片12臺面部分側壁上的第一外延半導體層28的上部分之中。源極/漏極擴展區的離子注入的執行利用的是本領域技術人員熟知的標準條件。典型地，所提供的源極/漏極擴展具有一個淺結，摻雜劑濃度為1e19-1e23原子/cm3。在離子注入之後可以進行活性退火以活化注入的物質，或者可以在隨後可能採用的熱處理中對源極/漏極擴展進行活化。
在一些實施例中，可以和擴展注入一起執行暈輪注入(haloimplant)。在本發明的另一些實施例中，暈輪注入可以在使半導體基片凹陷之前執行。本發明中使用傳統的暈輪注入條件。
圖5顯示的結構包括位於第一和第二外延半導體層上部分內的源極/漏極擴展區34。圖5還顯示了在形成了鄰接第一窄間隔件26的第二寬間隔件36之後的結構。第二寬間隔件36典型地但不必總是包括與第一窄間隔件26不同的絕緣材料。第二寬間隔件36的寬度在沿著其鄰近第二外延半導體層30的底表面加以測量時，是大約5-大約100nm。
因為第二外延半導體層30是高摻雜的，所以能夠避免傳統的深源極/漏極離子注入，因此在多埋置應力器(也就是，外延半導體層28和30)內不會引發損傷。然而在一些實施例中，也可以執行傳統的深源極/漏極離子注入。
上述的處理提供了一種結構，其包括非常臨近器件溝道並具有分級的摻雜劑分布的多層埋置應力器(也就是，外延半導體層28和30)。「非常臨近」是指，本發明的應力器與器件溝道的距離為大約30nm或者更小。這個距離通常是第一窄間隔件26的寬度。在現有技術處理中，埋置應力器離器件溝道更遠，典型地為上述第一和第二間隔件的寬度。
本專利申請的另一個優點在於，本發明具有分級的摻雜劑分布和共形布置在凹陷區內的至少第一外延半導體層的多層埋置應力器，與傳統結構相比，提供了改善的閾值電壓滾降(roll-off)，並且很少或沒有短溝道效應。在外延處理或隨後的熱處理中，由於第一非摻雜或輕摻雜第一外延層，擴散進入溝道的摻雜劑要少得多，同時整個應力器與溝道非常臨近，但顯著降低了短溝道效應，並保持了高溝道應力。
儘管本發明是通過參考其優選的實施例加以具體顯示和說明的，但是本領域的技術人員應當理解，在不背離本發明精神和範圍的前提下，可以對形式和細節進行前述的和其他的改變。因此應當注意，本發明並不僅限於所描述和說明的精確形式和細節，其範圍只由附加權利要求限定。
權利要求
1.一種半導體結構，其具有應力器件溝道，包括至少一個位於半導體基片的一個表面上的場效應電晶體；和多層埋置應力器，其具有分級的摻雜劑分布和位於該至少一個場效應電晶體的佔位區上，並處於所述半導體基片凹陷區內的至少第一共形外延半導體層，其中所述多層埋置應力器在所述至少一個場效應電晶體的溝道區上引發應力。
2.根據權利要求1的半導體結構，其中所述多層埋置應力器的點陣常數與半導體基片不同。
3.根據權利要求1的半導體結構，其中所述多層埋置應力器進一步包括位於所述第一共形外延半導體層的上面的第二外延半導體層。
4.根據權利要求1的半導體結構，其中所述第一外延半導體層是非摻雜的，或者摻雜劑濃度為大約1E18原子/cm3或者更低。
5.根據權利要求3的半導體結構，其中所述第二外延半導體層的摻雜劑濃度大於1E18原子/cm3。
6.根據權利要求1的半導體結構，其中所述半導體基片是單晶Si基片，且所述多層埋置應力器包括SiGe。
7.根據權利要求1的半導體結構，其中所述半導體基片是單晶Si基片，且所述多層埋置應力器包括Si:C。
8.根據權利要求1的半導體結構，其中所述至少一個場效應電晶體包括pFET和nFET，與所述pFET相關的所述多層埋置應力器受壓縮應力，與所述nFET相關的所述多層埋置應力器受拉伸應力。
9.根據權利要求8的半導體結構，其中所述壓縮應力多層埋置應力器包括SiGe，且所述拉伸應力多層埋置應力器包括Si:C。
10.根據權利要求1的半導體結構，在多層埋置應力器的上部分內進一步包括擴展區。
11.一種半導體，包括至少一個位於單晶Si基片的表面上的p-場效應電晶體；和多層埋置SiGe應力器，其具有分級的摻雜劑分布和位於該至少一個p-場效應電晶體的佔位區上並且處於所述基片的凹陷區內的至少第一共形外延半導體層，其中所述多層埋置SiGe應力器在所述至少一個p-場效應電晶體的溝道區上引發壓縮應力。
12.一種形成具有應力器件溝道的半導體結構的方法，包括提供至少一個場效應電晶體，其在半導體基片的一個表面上有擴展間隔件，所述半導體基片在該至少一個場效應電晶體的佔位區上有凹陷區；在所述凹陷區內所述半導體基片的暴露表面上共形生長第一外延半導體層，所述第一外延半導體層的點陣常數與所述半導體基片的點陣常數不同；在所述第一外延半導體層上形成第二外延半導體層，其中所述第二外延半導體的點陣常數與第一外延半導體層的相同，並且比第一外延半導體層的摻雜劑濃度更高；和在所述第一和第二外延半導體層的上部內形成擴展區。
13.根據權利要求12的方法，其中所述凹陷區是通過各向異性刻蝕形成的。
14.根據權利要求12的方法，其中所述凹陷區是通過各項同性刻蝕形成的。
15.根據權利要求12的方法，其中所述第一外延半導體層是非摻雜的，或者摻雜劑濃度為大約1E18原子/cm3或更小。
16.根據權利要求12的方法，其中所述第二外延半導體層的摻雜劑濃度大於1E18原子/cm3。
17.根據權利要求12的方法，其中所述半導體基片是單晶Si基片，且所述第一和第二外延半導體層形成包括SiGe的多層埋置應力器。
18.根據權利要求12的方法，其中所述半導體基片是單晶Si基片，且所述第一和第二外延半導體層形成包括Si:C的多層埋置應力器。
19.根據權利要求12的方法，其中所述至少一個場效應電晶體包括pFET和nFET，且與所述pFET有關的所述第一和第二外延半導體層受壓縮應力，與所述nFET有關的所述第一和第二外延半導體層受拉伸應力。
20.根據權利要求12的方法，進一步包括形成臨近所述擴展間隔件的第二間隔件，所述第二間隔件在形成所述擴展區的所述步驟之後形成。
全文摘要
具有應力器件溝道的半導體結構及其形成方法。一種具有分級的摻雜劑分布的多層埋置應力器，其用於在半導體結構中對器件溝道區引發應力。本發明的多層埋置應力器在半導體結構的如下區域內形成，其中典型地定位有源極/漏極區。本發明的多層埋置應力器包括非摻雜或輕摻雜的第一共形外延半導體層，和相對於第一外延半導體層高摻雜的第二外延半導體層。第一和第二外延半導體層的每一個具有相同的點陣常數，其與埋置它們的基片的點陣常數不同。包含本發明多層埋置應力器的結構在應力接近度和短溝道效應之間獲得了良好的平衡，甚至消除或大大減少了在形成深源極/漏極區期間通常會產生的任何可能的缺陷。
文檔編號H01L27/088GK101087002SQ20071010329
公開日2007年12月12日 申請日期2007年5月15日 優先權日2006年6月9日
發明者駱志炯, 裡基·阿默斯, 尼沃·洛維多, 亨利·K.·尤託莫 申請人:國際商業機器公司