多晶矽/體矽esd結構保護的垂直雙擴散金屬氧化物半導體功率器件的製作方法

2023-05-30 22:34:41 2

專利名稱：多晶矽/體矽esd結構保護的垂直雙擴散金屬氧化物半導體功率器件的製作方法
技術領域：
多晶矽/體矽ESD結構保護的垂直雙擴散金屬氧化物半導體功率器件，屬於半導體功率器件技術領域。
背景技術：
垂直雙擴散金屬氧化物半導體(VDMOS)功率器件是功率電子的重要基礎，作為功率開關，VDMOS以其耐高壓、低導通電阻等特性常用於功率集成電路和功率集成系統中。VDMOS是武器裝備體系不可或缺的部分，它為電子設備提供所需形式的電源和電機設備提供驅動，幾乎一切電子設備和電機設備都需用到功率VDMOS器件。隨著VDMOS器件抗輻照能力的增強，它還被更廣泛地應用於航空航天和核環境中。圖1是常規VDMOS器件結構示意圖。其中，1是器件的漏極，2是n+(或p+)襯底區，3是n-(或p-)外延層，4是p(或n)區，5是n+(或p+)區，6是p+(或n+)區，7是二氧化矽層，8是多晶矽層，9是源極，10是柵極。
靜電放電(ESD)是直接接觸或靜電場感應引起的兩個不同靜電勢的物體之間靜電荷的傳輸。ESD可包含幾百毫微焦耳能量，並產生約3000V電壓，它可以損壞幾乎絕大部分半導體器件和半導體集成電路。
VDMOS器件在製造和應用環境中，由於高能的離子注入、人體靜電、高分子材料的廣泛採用、機器放電、帶電器件和電磁幹擾等等都會帶來ESD的問題。ESD對VDMOS器件會造成以下的損壞由於ESD而加在氧化層上的電壓導致柵氧或者場氧介質擊穿、氧化層電荷及矽/二氧化矽的界面電荷增加；由於ESD引起的電流導致器件來流熔化、二次擊穿等。有的損壞直接導致器件的失效，有的會在VDMOS器件中產生潛藏的缺陷，它們並不立即失效但會引起斷續的故障以及長期可靠性的潛在損傷等問題。這些都對VDMOS器件的可靠性和環境適應性產生了很不利的影響。
國內外對ESD損傷的防護手段分為兩個方面一方面是外部因素，即改善器件和電路的生產、工作、存儲環境和規範；另一方面是內部因素，即提高片內ESD保護電路的性能，這方面也是目前提高集成電路抗ESD性能的主要手段。
迄今國內外用於VDMOS器件的ESD保護結構都採用常規MOS器件或者CMOS集成電路的部分結構形式，在提高常規MOS器件和CMOS集成電路的抗ESD能力方面，研究者們提出了各種各樣的措施。文獻羅宏偉，恩雲飛等，多指條nMOSFET抗ESD設計技術，電路與系統學報，2004，12，所研究的利用多指條nMOSFET進行抗ESD設計是提高當前CMOS集成電路抗ESD能力的一個重要手段。圖2是一個典型的n型MOSFET及其寄生的橫向npn電晶體示意圖。圖3是在ESD作用下柵極接地nMOSFET的典型電流-電壓特性曲線，其中14處的電壓和電流分別為開啟電壓和開啟電流，15處的電壓為維持電壓，16處的電壓和電流分別為二次擊穿電壓和二次擊穿電流。當ESD電壓超過寄生npn管的開啟電壓後，nMOSFET進入負微分電阻區，電壓保持在維持電壓，同時為ESD電流提供洩放迴路，如果ESD電流超過了電晶體的二次擊穿電流，電晶體就會被擊穿燒毀。因此為了得到良好的抗ESD能力，就要降低開啟電壓和增加二次擊穿電流，增加二次擊穿電流最常用的方法是增加保護管的面積即採用多指條電晶體，其結構就相當於多個單指條的nMOSFET並聯在一起。當ESD應力作用於多指條nMOSFET時，首先多指條nMOSFET中的任意一根指條觸發導通，進入負微分電阻區，開始洩放ESD大電流，電壓緩慢回升。設計單指條二次擊穿電壓大於其開啟電壓，則在已觸發的指條進入二次擊穿之前，ESD應力引起的電壓將再次超過nMOSFET的開啟電壓，第二根指條被觸發，與第一根指條一起洩放ESD大電流，這樣進行下去，直至整個nMOSFE導通。
多指條nMOSFET內部有多根指條一起洩放ESD電流，因而其抗ESD能力大大增強。但多指條nMOSFET是針對橫向MOS器件設計的，不能直接應用於VDMOS，而且採用該方法設計的器件佔用的面積較大，工藝可操作性和可控性不強，成本也較高。

發明內容
本發明的目的在於提供多晶矽/體矽ESD結構保護的垂直雙擴散金屬氧化物半導體功率器件，它在常規VDMOS中引入了pn結形成的二極體來耐壓和洩放ESD電流，從而形成ESD保護結構，與常規VDMOS器件相比，具有抗ESD能力大大提高的特點，而且器件工藝可操作性和可控性較強，製作成本也不高。
本發明技術方案如下多晶矽/體矽ESD結構保護的垂直雙擴散金屬氧化物半導體功率器件，如圖4所示，其特徵是在常規VDMOS的基礎上，利用了柵/源引出端之間的多晶矽摻雜和體矽摻雜區的pn結形成的二極體作為ESD保護結構。
需要說明的是(1)多晶矽/體矽ESD結構保護的垂直雙擴散金屬氧化物半導體功率器件，如圖4所示，多晶矽層8部分進入p(或n)襯底區4，利用柵/源引出端之間的多晶矽摻雜和體矽摻雜區的pn結形成的二極體作為ESD保護結構。
(2)多晶矽/體矽ESD結構保護的垂直雙擴散金屬氧化物半導體功率器件，ESD保護結構在柵引出端和源引出端之間製作。
本發明的工作原理本發明提供的多晶矽/體矽ESD結構保護的垂直雙擴散金屬氧化物半導體功率器件，可以克服常規VDMOS器件抗ESD能力不夠好的缺點，獲得較好的抗ESD能力，而且器件工藝可操作性和可控性較強，製作成本也不高。下面具體說明本發明的工作原理。
ESD發生在常規VDMOS中時，可能引起常規VDMOS過壓場致失效和過流熱致失效。ESD發生在常規VDMOS器件中時，可能在氧化層上施加一定的電壓，在所加電壓下，電子被注入氧化層，在氧化層中發生碰撞電離產生俘獲空穴。俘獲空穴是空間電荷，這勢必會影響氧化層中的電場，俘獲空穴的表面電荷密度正比於氧化層中兩電極電場之差，當俘獲空穴的表面電荷密度增大到一定層度，使電極上的電場之差超過介質擊穿電壓，則氧化層發生介質擊穿；ESD發生在常規VDMOS器件中時，可能在器件中引起電流流過結，在結中的功率耗散使溫度升高至矽區熔化，當矽熔化時，它的電阻降低30倍，這引起更多的電流流過熔化區，進一步加熱熔化區，導致熱飛逸，產生二次擊穿，同時摻雜原子沿著熔化路線再分布，晶格損傷引起電場和漏電流，在最嚴重的情況，結短路發生。
而對於本發明提供的多晶矽/體矽ESD結構保護的VDMOS器件，當發生ESD時，加在氧化層上的電壓可以由柵/源引出端之間的多晶矽摻雜和體矽摻雜區的pn結形成的二極體承受，因此，器件氧化層不會發生介質擊穿；當器件內產生較大電流時，電流可以通過引入的pn結形成的二極體釋放，不會引起器件過流熔化或二次擊穿。從而多晶矽/體矽ESD結構保護的VDMOS器件能有效地防止ESD帶來的損傷，使器件免於失效。
綜上所述，本發明提供的多晶矽/體矽ESD結構保護的垂直雙擴散金屬氧化物半導體功率器件，通過在傳統VDMOS內引入pn結形成的二極體作為ESD保護結構，以承受ESD加在氧化層上的電壓，洩放ESD引起的電流來提高器件的抗ESD能力。採用本發明還可以製作更多的具有高可靠性及更易操作性的抗ESD功率器件。


圖1是常規VDMOS器件結構示意圖其中，1是器件的漏極，2是n+(或p+)襯底區，3是n-(或p-)外延層，4是p(或n)區，5是n+(或p+)區，6是p+(或n+)區，7是二氧化矽層，8是多晶矽層，9是源極，10是柵極。
圖2是一個典型的n型MOSFET及其寄生的橫向npn電晶體示意圖其中，1是器件的漏極，9是源極，10是柵極，11是p型襯底區，12是襯底電阻，13是n+區。
圖3是在ESD作用下柵極接地nMOSFET的典型電流-電壓特性曲線其中14處的電壓和電流分別為開啟電壓和開啟電流，15處的電壓為維持電壓，16處的電壓和電流分別為二次擊穿電壓和二次擊穿電流。
圖4是本發明提供的多晶矽/體矽ESD結構保護的VDMOS功率器件結構示意圖其中，1是器件的漏極，2是n+(或p+)襯底區，3是n-(或p-)外延層，4是p(或n)區，5是n+(或p+)區，6是p+(或n+)區，7是二氧化矽層，8是摻n(或p)的多晶矽層，9是源極，10是柵極。
具體實施例方式
採用本發明的多晶矽/體矽ESD保護結構，可以得到性能優良的抗ESD VDMOS功率器件。可以應用於雙擴散場效應電晶體、絕緣柵雙極型功率電晶體、靜電誘導電晶體等常見功率器件。採用多晶矽/體矽ESD結構保護的輻照加固VDMOS器件可以用於對器件性能要求較高的航空航天、核環境及其他領域。隨著半導體技術的發展，採用本發明還可以製作更多的具有高可靠性及更易操作性的抗ESD功率器件。
引入多晶矽/體矽ESD保護結構的VDMOS功率器件，如圖4所示，包括漏極1，n+(或p+)襯底區2，n-(或p-)外延層3，p(或n)區4，n+(或p+)區5，p+(或n+)區6，二氧化矽層7，摻n(或p)的多晶矽層8，源極9，柵極10。其特徵是摻n(或p)的多晶矽層8部分進入襯底區，利用柵/源引出端之間的多晶矽摻雜和體矽摻雜區的pn結形成的二極體作為器件的ESD保護結構。
多晶矽/體矽ESD結構保護的VDMOS功率器件，在具體實施時，可以先在襯底上刻蝕出部分區域，並在澱積多晶時，將此區域澱積上多晶，然後對多晶進行摻雜，其餘製作步驟和常規VDMOS的相同。
權利要求
1.多晶矽/體矽ESD結構保護的垂直雙擴散金屬氧化物半導體功率器件，如圖4所示，包括漏極1，n+(或p+)襯底區2，n-(或p-)外延層3，p(或n)區4，n+(或p+)區5，p+(或n+)區6，二氧化矽層7，摻n(或p)的多晶矽層8，源極9，柵極10。其特徵是其摻n(或p)的多晶矽層8部分進入襯底區，利用柵/源引出端之間的多晶矽摻雜和體矽摻雜區的pn結形成的二極體作為器件的ESD保護結構。
2.根據權利要求1所述的多晶矽/體矽ESD結構保護的垂直雙擴散金屬氧化物半導體功率器件，其特徵是，ESD保護結構在柵引出端和源引出端之間製作。
3.根據權利要求1所述的多晶矽/體矽ESD結構保護的垂直雙擴散金屬氧化物半導體功率器件，其中的多晶矽/體矽ESD保護結構還可以用於橫向MOS器件、絕緣柵雙極型功率電晶體、靜電誘導電晶體等半導體器件。
全文摘要
多晶矽/體矽ESD結構保護的垂直雙擴散金屬氧化物半導體功率器件，屬於半導體功率器件技術領域。本發明在常規VDMOS中引入了pn結形成的二極體來耐壓和洩放ESD電流。所述pn結由柵/源引出端之間的多晶矽摻雜和體矽摻雜區形成。本發明通過多晶矽/體矽ESD保護結構來承受ESD加在氧化層上的電壓，洩放ESD引起的電流，避免器件氧化層介質擊穿和器件來流熔化、二次擊穿，從而大大提高了器件抗ESD能力。採用本發明還可以製作更多的具有高可靠性及更易操作性的抗ESD功率器件。
文檔編號H01L23/58GK1964069SQ20061002226
公開日2007年5月16日 申請日期2006年11月15日 優先權日2006年11月15日
發明者李澤宏, 易黎, 張磊 申請人:四川綿陽信益科技有限公司