一種快閃記憶體及其製備方法和操作方法

2023-05-31 02:27:26 2

專利名稱：一種快閃記憶體及其製備方法和操作方法
技術領域：
本發明屬於超大規模集成電路中的非揮發性半導體存儲器技術領域，具體涉及一種應用了 TFET(Tunneling Field Effective Transistor)的高性能快閃記憶體。
背景技術：
在當前半導體產業迅速發展的階段，對各種電子器件的性能要求也越來越高，這其中自然包括在各種電子產品中有著廣泛應用的半導體存儲器。並且隨著各種可移動電子產品(筆記本電腦、MP3、MP4、數位相機等)的大量出現，對高性能的非揮發半導體存儲器的需求更為迫切。在整個非揮發性半導體存儲器的發展歷史上，快閃記憶體(Flash Memory,也稱為快閃記憶體)佔據著舉足輕重的位置。自上個世紀八十年代出現這種存儲器以來，快閃記憶體以其優異的特性，一直都是業界廣泛使用的存儲設備。這種存儲器利用在器件的特殊結構中存入或者清掉電子的方式，來改變整個器件的閾值電壓，進而完成對「0」、「1」兩個狀態的區分，實現存儲功能。這裡所謂用於存儲電子的特殊結構在快閃記憶體的發展歷程中，先後有兩種形式1.浮柵型快閃記憶體(Floating Gate Flash Memory)這種結構的快閃記憶體使用多晶矽浮柵實現電子的存儲。在體矽襯底101上，除了源102、漏103之外，溝道以上依次為隧穿氧化層104、多晶矽浮柵105、阻擋氧化層106和控制柵107，具體結構見圖1所示。需要指出的是該結構的電子在浮柵上是連續分布的。2.分離陷阱型快閃記憶體(Discrete Trap Flash Memory)與浮柵型快閃記憶體的區別之處在於，分離陷阱型快閃記憶體用於存儲電子的結構為氮化矽陷阱層而非多晶矽浮柵，其餘結構與浮柵型快閃記憶體基本相同。氮化矽層中存入的電子是局域化的，並不連續。因此，如果隧穿氧化層受到損傷，而出現洩漏通道時，僅僅是通道區域的電子通過該洩漏通道洩漏掉，而其他部分存儲的電子並不減少，這樣就提高了整個器件的保持特性。儘管在後來發展過程中，人們在上述結構的基礎上進行了大量的、細緻的改進工作，用以滿足各種新的存儲需求，但是受限於其基本物理機制，上述兩種快閃記憶體結構在許多方面的改進並不如意。特別是在整個半導體產業遵循摩爾定律(Moor Law)，特徵尺寸逐步減小的情況下，快閃記憶體面臨著更為嚴峻的挑戰，包括抑制短溝道中的穿通效應 (punch-through)、提高編程效率以及降低功耗等。另一方面，隧穿場效應電晶體(TunnelingFiled Effect Transistor，記作 TFET) 是一種基於量子隧穿效應的電晶體。在結構上區別於傳統的MOS電晶體之處在於源、漏為兩種不同的摻雜類型，並且輕摻雜的N型矽(N-型矽)和輕摻雜的P型矽(P-型矽)都可以作為襯底使用。圖2為以N-型矽作襯底201的TFET結構示意圖，在矽平面的兩端分別為N+端202和P+端203，溝道之上依次為柵氧化層204和多晶矽柵205。在各端未接外部電壓的情況下，其沿溝道方向的能帶如圖3(a)所示，此時整個電晶體處於關斷狀態。當分別在P+端203和N+端202施加足夠負偏壓和正偏壓，且多晶矽柵205加適當正偏壓的情況下，沿溝道方向的能帶如圖3(b)所示。如果施加的偏壓足以讓P+端203和溝道交接處的能帶彎曲以致發生帶帶隧穿(Band to Band tunneling)時，電子會從P+端203的價帶隧穿到溝道區的導帶上，進而在沿溝道方向的電場作用下漂移至N+端202。此時，該電晶體是作為N型TFET使用，其中N+端202是作為漏、P+端203作為源。當分別在P+端203 和N+端202施加足夠負偏壓和正偏壓，且多晶矽柵205加適當負偏壓的情況下，沿溝道方向的能帶如圖3(c)所示。如果施加的偏壓足以讓N+端202和溝道交接處的能帶彎曲以致發生帶帶隧穿(Band to Band tunneling)時，電子會從溝道區的價帶隧穿到N+端202，留下的空穴會在強電場的作用下迅速掃至P+端203。此時，該電晶體是作為P型TFET使用， 其中P+端203是作為漏、N+端202是作為源。

發明內容
本發明的目的在於針對傳統的快閃記憶體在眾多性能指標上面臨的嚴峻挑戰，結合隧穿場效應電晶體(Tunneling Filed Effect Transistor，記作TFET)提出一種高性能的快閃記憶體結構，以提高編程效率、降低操作功耗、抑制短溝道下的表面穿通效應。本發明的技術方案如下一種快閃記憶體，包括兩個垂直溝道的存儲單元，以輕摻雜N型矽(即N-型矽) 作為襯底，在矽平面的兩端各有一個P+區，中間為兩個垂直於矽平面的溝道區域，溝道之上為兩個溝道共用的N+區，每個溝道的外側由內向外依次為隧穿氧化層、多晶矽浮柵、阻擋氧化層和多晶矽控制柵，多晶矽浮柵和多晶矽控制柵由側牆氧化層與P+區隔開。整個器件呈兩位垂直溝道的TFET型快閃記憶體。也可以用輕摻雜P型矽(即P-型矽)替代輕摻雜N型矽作為襯底，這樣兩位垂直溝道的TFET型快閃記憶體在矽平面的兩端為兩個N+區，中間為兩個垂直於矽平面的溝道區域，溝道之上為兩個溝道共用的P+區，每個溝道的外側由內向外依次為隧穿氧化層、多晶矽浮柵、阻擋氧化層和多晶矽控制柵，多晶矽浮柵和多晶矽控制柵由側牆氧化層與N+區隔開。本發明還提供了一種製備上述快閃記憶體的方法，包括以下步驟1)淺槽隔離N-型或P-型體矽襯底形成有源區，並對矽平面進行離子注入形成N+ 層(對應於N-型矽襯底)或P+層(對應於P-型矽襯底)；2)在N+層或P+層上依次澱積二氧化矽和氮化矽，異性刻蝕氮化矽和二氧化矽形成雙層硬掩膜；3)在雙層硬掩膜的保護下異性刻蝕矽形成N+區(對應於N-型矽襯底)或P+區 (對應於P-型矽襯底)；4)同性刻蝕矽至溝道下端，在雙層硬掩膜下形成溝道表面；5) 一定角度對溝道外側的矽平面進行離子注入形成兩個P+區(對應於N-型矽襯底)或N+區(對應於P-型矽襯底)；6)先熱生長一層犧牲氧化層以改善溝道表面質量，並溼法腐蝕去掉犧牲氧化層； 然後再熱生長一層氧化層；接著澱積一層多晶矽，並對該層多晶矽進行重摻雜和熱退火 (RTA)激活雜質；
7)異性刻蝕步驟6)所述多晶矽，保留雙層硬掩膜正下方的多晶矽，形成多晶矽浮柵；然後刻蝕多晶矽浮柵外側的氧化層，以露出矽襯底；8)澱積氧化層，形成阻擋氧化層和側牆氧化層；接著澱積另一層多晶矽；對該層多晶矽零角度注入雜質(例如磷、砷)，RTA激活雜質；然後刻蝕該層多晶矽形成控制柵。上述步驟7)之所以刻蝕掉多晶矽浮柵外側的氧化層，是因為步驟6)形成的氧化層是作為遂穿氧化層的，其厚度通常較小，容易出現控制柵和P+區(對於N-型襯底)或N+ 區(對於P-型矽襯底)之間的漏電流，因此需要先將該氧化層刻蝕掉，然後在步驟8)澱積新的氧化層，形成較厚的阻擋氧化層和側牆氧化層。本發明的快閃記憶體具有兩個存儲單元，任何一個存儲單元都可以獨立完成存儲操作。對於本發明的以N-型矽為襯底的快閃記憶體，針對其中的一個存儲單元，其操作方法可如下編程時，N+區施加正偏壓，P+區接地或施加負偏壓，控制柵施加正偏壓。在這種偏壓的作用下，類似於N型TFET，電子將從P+區的價帶隧穿到溝道區的導帶上。進入溝道區的電子在橫向電場的作用下在沿溝道方向朝著N+區漂移。在這一過程中由於外加電場的作用，會有部分電子獲得的能量足夠高，以至於超過Si-SiO2W勢壘高度，穿過隧穿氧化層進入到多晶矽浮柵中，完成存儲單元的編程。擦除時，N+區施加正偏壓，P+區接地或施加負偏壓，控制柵施加負偏壓。在這種偏壓的作用下，類似於P型TFET，電子將從溝道的價帶隧穿到N+區的導帶上，溝道區留下的空穴將在強電場的作用下朝著P+區漂移。在這一過程中由於外加電場的作用，會有部分空穴獲得的能量足夠高，以至於會通過隧穿方式穿過隧穿氧化層到達多晶矽浮柵，與其中的電子相複合，完成存儲單元的擦除。讀取時，在N+區施加正偏壓，P+區接地或施加負偏壓，控制柵施加較小的正偏壓。 偏壓的設置要求在不進行誤編程的前提下從N+區讀出電流。浮柵上存儲電子的多少會影響最終耦合到浮柵上的電勢，進而影響漏端(N+區)讀出的電流。這樣，漏端讀出的電流就反映了浮柵上存儲電子的多少，完成了兩個狀態的區分，實現了存儲的功能。在對一單元進行編程、擦除和讀取的過程中，為了不對另一單元造成串擾，使另一單元的控制柵接地，P+區的偏置與進行操作的單元相同。對於以P-型矽為襯底的快閃記憶體，其操作方式與N-型矽襯底的快閃記憶體完全相同。具體的，針對其中的一個存儲單元，其操作方法如下編程時，N+區施加正偏壓，P+區接地或施加負偏壓，控制柵施加正偏壓。在這種偏壓的作用下，類似於N型TFET，電子將從P+區的價帶隧穿到溝道區的導帶上。進入溝道區的電子在橫向電場的作用下在沿溝道方向朝著N+區漂移。在這一過程中由於外加電場的作用，會有部分電子獲得的能量足夠高，以至於超過Si-SiO2W勢壘高度，穿過隧穿氧化層進入到多晶矽浮柵中，完成存儲單元的編程。擦除時，N+區施加正偏壓，P+區接地或施加負偏壓，控制柵施加負偏壓。在這種偏壓的作用下，類似於P型TFET，電子將從溝道的價帶隧穿到N+區的導帶上，溝道區留下的空穴將在強電場的作用下朝著P+區漂移。在這一過程中由於外加電場的作用，會有部分空穴獲得的能量足夠高，以至於會通過隧穿方式穿過隧穿氧化層到達多晶矽浮柵，與其中的電子相複合，完成存儲單元的擦除。讀取時，在N+區施加正偏壓，P+區接地或施加負偏壓，控制柵施加較小的正偏壓。 偏壓的設置要求在不進行誤編程的前提下從N+區讀出電流。浮柵上存儲電子的多少會影響最終耦合到浮柵上的電勢，進而影響漏端(N+區)讀出的電流。這樣，漏端讀出的電流就反映了浮柵上存儲電子的多少，完成了兩個狀態的區分，實現了存儲的功能。在對一單元進行編程、擦除和讀取的過程中，為了不對另一單元造成串擾，使另一單元的控制柵接地，N+區的偏置與進行操作的單元相同。本發明結合隧穿場效應電晶體(TFET)提出了一種快閃記憶體結構，其與現有的標準CMOS工藝有著較好的兼容性，並且與傳統的快閃記憶體相比有著較大的改進，具有編程效率高、功耗低、可有效抑制穿通效應、密度高等多方面的優點。以N-型矽襯底的快閃記憶體為例，在編程偏置條件下，P+區與溝道交接處的能帶將發生很明顯的彎曲，並出現帶帶隧穿(Band to Band tunneling)現象。此時在能帶的彎曲處，將有很大的電壓降，即橫向電場的峰值位於源端P+區附近，這樣就使得電子剛進入溝道時，就可以獲得很大的能量以便越過Si/Si02的勢壘進入浮柵。而傳統的快閃記憶體在編程時，沿溝道方向的橫向電場峰值位於漏端附近，電子在到達該峰值位置之前，能量非常低，不足以越過Si/Si02勢壘，而當到達此峰值位置，獲得較大的能量時，由於非常靠近漏端，又會有很大的機率被漏端吸走，大大降低了編程效率。經過模擬驗證，本發明所提到快閃記憶體編程效率要比傳統的快閃記憶體高約2 3個數量級。在編程效率大大提高的情況下，本發明的快閃記憶體從源端P+區出來的電子被高效率的注入進浮柵，大大降低了對編程無效的漏端電流，縮短了編程時間，達到了降低功耗的目的。另外，傳統的基於MOS場效應電晶體的快閃記憶體在小尺寸下，會發生源結和漏結耗盡區相連通，產生很大的從源流向漏的電流，影響功能的正常實現。而本發明的快閃記憶體，由於源結和漏結不會同時存在，可以在很大程度上抑制穿通效應 (Punch-ThroughEffect)。同時，由於在器件中採用了垂直溝道的雙溝結構，可以在一個單元面積內實現兩位存儲，提高了存儲密度。


圖1是浮柵型快閃記憶體的剖面結構示意圖，其中101-體矽襯底；102-漏端；103-源端；104-隧穿氧化層；105-多晶矽浮柵； 106-阻擋氧化層；107-多晶矽控制柵。圖2是TFET的剖面結構示意圖，其中201-體矽襯底(N-摻雜)；202-N+端(N型TFET時做漏端，P型TFET時做源端)； 203-P+端(P型TFET時做漏端，N型TFET時做源端)；204-柵氧化層；205-多晶矽柵。圖3是圖2所示TFET在各種偏置條件下沿溝道方向的能帶圖，其中(a)為各端未接偏置時的能帶圖；(b)為圖2中的器件作為N型TFET時的能帶圖(N+端202接正向電壓，P+端203 接地或負向電壓，多晶矽柵205接較高的正向電壓)；(c)為圖2中的器件作為P型TFET時的能帶圖(N+端202接正向電壓，P+端203接地或負向電壓，多晶矽柵205接較高的負向電壓)。圖4是本發明的快閃記憶體的結構示意圖，其中401-N-或P-型矽襯底；402-P+區I (對應N-型矽襯底)或N+區I (對應P-型矽襯底)；403-N+區(對應N-型矽襯底)或P+區(對應P-型矽襯底)；404-控制柵I ；
405-阻擋氧化層I；406-多晶矽浮柵I ；407-隧穿氧化層I ；408-控制柵II ；409-阻擋氧化層II ；410-多晶矽浮柵II ；411-隧穿氧化層II ；412-P+區II (對應N-型矽襯底)或N+ 區II (對應P-型矽襯底)；413-氧化矽側牆I ；414-氧化矽側牆II。圖5 (a)-圖5 (h)是實施例製備N-矽襯底的快閃記憶體的工藝流程各步驟對應的產品結構示意圖，其中401-N-型矽襯底；402-P+區I ；403-N+區；404-控制柵I ；405-阻擋氧化層I ；
406-多晶矽浮柵I；407-隧穿氧化層I ;408_控制柵II ；409-阻擋氧化層II ；410-多晶矽浮柵II ；411-隧穿氧化層II ；412-P+區II ；413-氧化矽側牆I ；414-氧化矽側牆II ；415-氧化矽硬掩膜；416-氮化矽硬掩膜。
具體實施例方式以下結合附圖，以N-型矽襯底的快閃記憶體為例，來進一步說明本發明快閃記憶體的製備，以及這種快閃記憶體的基本工作模式，但並不因此限制本發明的範圍，本發明同樣適用於以P-型矽為襯底的快閃記憶體。本實施例所製備的快閃記憶體的結構如圖4所示，N-型矽401作為襯底使用，在矽平面的兩端為兩個P+區域即P+區I 402和P+區II 412，中間為兩個垂直於矽平面的溝道區域，溝道上部為兩個溝道共用的N+區403，而在兩個溝道的外側依次為隧穿氧化層I 407 和11411，多晶矽浮柵I 406和II 410，阻擋氧化層I 405和II 409，以及多晶矽控制柵I 404和11408。整個器件呈兩位垂直溝道的TFET型快閃記憶體。在本實施例中定義左側的存儲單元為單元I，右側的存儲單元為單元II。上述兩位快閃記憶體的製備包括以下步驟(1)單拋N-型體矽襯底401，淺槽隔離(STI)，同時注入砷，形成如圖5(a)所示的結構，器件最後形成的N+區403結深為250納米；(2)澱積二氧化矽30納米和氮化矽120納米，異性刻蝕氮化矽和二氧化矽形成雙層硬掩膜氧化矽硬掩膜415和氮化矽硬掩膜416，如圖5(b)所示；(3)採用高選擇比的ICP異性刻蝕矽250納米形成如圖5 (c)所示結構；(4) RIE同性刻蝕矽100納米，在氧化矽硬掩膜415下形成浮柵下的溝道表面，如圖 5 (d)所示；(5)做15度角度的硼注入形成兩個P+區，即P+區I 402和P+區II 412，如圖 5(e)所示；(6)熱生長一層犧牲氧化層以改善溝道表面質量，氫氟酸漂掉犧牲氧化層，然後熱生長氧化層10納米，再澱積第一層多晶矽90納米，並對第一層多晶矽進行重摻雜，接著快速熱退火(RTA)作為激活雜質，如圖5(f)所示；(7)採用高選擇比的ICP異性刻蝕第一層多晶矽，在硬掩膜416和415的正下方的多晶矽得以保留，形成多晶矽浮柵I 406和多晶矽浮柵II 410;然後刻蝕兩側的氧化層，以露出矽襯底，如圖5(g)所示；(8)再澱積氧化層15納米(包括氧化矽側牆I 413、阻擋氧化層I 405、阻擋氧化層II 409和氧化矽側牆II 414)；接著澱積第二層多晶矽50納米；零角度注入磷，RTA激活；然後刻蝕第二層多晶矽形成控制柵I 404和控制柵II 408，如圖5(h)所示。之後的步驟都是常規的工藝流程去掉氮化矽硬掩膜416，澱積低氧層，刻蝕引線孔，濺射金屬，形成金屬線，合金，鈍化等，最後形成可測試的快閃記憶體單元。為了更具體的描述本發明中所述器件的工作方式，以左側溝道形成的單元I為例來說明器件的工作模式。編程本器件在編程時，控制柵I 404施加合適的正電壓，P+區I 402接地或接負電壓，N+區403施加正電壓。在這樣的偏置條件下，P+區I 402的電子會通過隧穿進入到溝道區域，然後沿著溝道方向朝N+區403流動。當所加偏置合適時，就會有部分電子獲得足夠的能量，越過Si/Si02的勢壘進入到多晶矽浮柵I 406中，完成器件單元I的編程。為了不對單元II造成串擾，在對單元I進行編程過程中，控制柵II 408接地，P+區II 412與 P+區402的偏置相同。同樣地，對單元II的編程採用相同的方法，可參照單元I的編程過程施加相應的偏壓。擦除本器件的擦除通過給浮柵中注入空穴的方式實施。以單元I為例，控制柵I 404施加合適的負電壓，P+區I 402接地或接負電壓，N+區403施加正電壓。在這樣的偏置條件下，溝道區域中靠近N+區的位置就會有電子隧穿進入N+區403，留下的空穴會在這樣的偏置下朝著P+區I 402流動。當所加的偏置合適時，就會有一定的空穴獲得足夠的能量，越過Si/Si02的勢壘進入到多晶矽浮柵I 406中，與存儲在其中的電子複合掉，完成對器件單元I的擦除。與編程過程類似，為了不對單元II造成串擾，在對單元I進行擦除的過程中，控制柵II 408接地，P+區II 412與P+區402的偏置相同。同樣地，對單元II的擦除採用相同的方法，可參照單元I的擦除過程施加偏壓。讀取器件存儲狀態的讀取採用類似N-TFET的方式。下面以單元I為例詳細加以說明。讀取時，控制柵I 404加較小的正電壓，P+區I 402接地或接負電壓，N+區403力口較小的正向電壓，偏壓的設置要求在不進行誤編程的前提下讀出N+區403的電流。同樣為了不對單元II造成串擾，在讀取單元I時，單元II的控制柵II 408接地，P+區II 412與 P+區402的偏置相同。當多晶矽浮柵I 406中存儲有電子時，從N+區403端讀出的電流較小；當多晶矽浮柵I 406中存儲的電子被空穴複合掉後，從N+區403端讀出的電流較大，這樣就實現了兩種存儲狀態的讀取。同樣地，對單元II的讀取方法相同，可參考單元I的讀取過程施加偏壓。通過上述的編程、擦除和讀取操作，整個器件就可以正常的工作，完成存儲的功能。
權利要求
1.一種快閃記憶體，包括兩個垂直溝道的存儲單元，襯底為輕摻雜N型矽，在矽平面的兩端各有一個P+區，中間為兩個垂直於矽平面的溝道區域，溝道之上為兩個溝道共用的 N+區，每個溝道的外側由內向外依次為隧穿氧化層、多晶矽浮柵、阻擋氧化層和多晶矽控制柵，多晶矽浮柵和多晶矽控制柵由側牆氧化層與P+區隔開。
2.一種快閃記憶體，包括兩個垂直溝道的存儲單元，襯底為輕摻雜P型矽，在矽平面的兩端各有一個N+區，中間為兩個垂直於矽平面的溝道區域，溝道之上為兩個溝道共用的 P+區，每個溝道的外側由內向外依次為隧穿氧化層、多晶矽浮柵、阻擋氧化層和多晶矽控制柵，多晶矽浮柵和多晶矽控制柵由側牆氧化層與N+區隔開。
3.一種製備權利要求1所述快閃記憶體的方法，包括以下步驟1)淺槽隔離輕摻雜N型體矽襯底形成有源區，並對矽平面進行離子注入形成N+層；2)在N+層上依次澱積二氧化矽和氮化矽，異性刻蝕氮化矽和二氧化矽形成雙層硬掩膜；3)在雙層硬掩膜的保護下異性刻蝕矽形成N+區；4)同性刻蝕矽至溝道下端，在雙層硬掩膜下形成溝道表面；5)一定角度對溝道外側的矽平面進行離子注入，形成兩個P+區；6)先熱生長一層犧牲氧化層，並溼法腐蝕去掉犧牲氧化層；然後再熱生長一層氧化層；接著澱積一層多晶矽，並對該層多晶矽進行重摻雜和熱退火激活雜質；7)異性刻蝕步驟6)所述多晶矽，保留雙層硬掩膜正下方的多晶矽，形成多晶矽浮柵； 然後刻蝕多晶矽浮柵外側的氧化層，以露出矽襯底；8)澱積氧化層，形成阻擋氧化層和側牆氧化層；接著澱積另一層多晶矽；對該層多晶矽零角度注入雜質，熱退火激活雜質，然後刻蝕該層多晶矽形成控制柵。
4.一種製備權利要求2所述快閃記憶體的方法，包括以下步驟1)淺槽隔離輕摻雜P型體矽襯底形成有源區，並對矽平面進行離子注入形成P+層；2)在P+層上依次澱積二氧化矽和氮化矽，異性刻蝕氮化矽和二氧化矽形成雙層硬掩膜；3)在雙層硬掩膜的保護下異性刻蝕矽形成P+區；4)同性刻蝕矽至溝道下端，在雙層硬掩膜下形成溝道表面；5)一定角度對溝道外側的矽平面進行離子注入，形成兩個N+區；6)先熱生長一層犧牲氧化層，並溼法腐蝕去掉犧牲氧化層；然後再熱生長一氧化層； 接著澱積一層多晶矽，並對該層多晶矽進行重摻雜和熱退火激活雜質；7)異性刻蝕步驟6)所述多晶矽，保留雙層硬掩膜正下方的多晶矽，形成多晶矽浮柵； 然後刻蝕多晶矽浮柵外側的氧化層，以露出矽襯底，；8)澱積氧化層，形成阻擋氧化層和側牆氧化層；接著澱積另一層多晶矽；對該層多晶矽零角度注入雜質，熱退火激活雜質，然後刻蝕該層多晶矽形成控制柵。
5.權利要求1所述快閃記憶體的操作方法，兩個存儲單元各自獨立操作，對於其中的任一個存儲單元編程時，N+區施加正偏壓，P+區接地或施加負偏壓，控制柵施加正偏壓， 使得部分電子穿過隧穿氧化層進入到多晶矽浮柵；擦除時，N+區施加正偏壓，P+區接地或施加負偏壓，控制柵施加負偏壓，使得部分空穴穿過隧穿氧化層到達多晶矽浮柵，與其中的電子相複合；讀取時，在N+區施加正偏壓，P+區接地或施加負偏壓，控制柵施加正偏壓，控制偏壓大小，在不進行誤編程的前提下從N+區讀出電流；在一個存儲單元進行編程、擦除和讀取的過程中，使另一存儲單元的控制柵接地，P+區與前一單元的P+區的偏置相同。
6.權利要求2所述快閃記憶體的操作方法，兩個存儲單元各自獨立操作，對於其中的任一個存儲單元編程時，N+區施加正偏壓，P+區接地或施加負偏壓，控制柵施加正偏壓， 使得部分電子穿過隧穿氧化層進入到多晶矽浮柵；擦除時，N+區施加正偏壓，P+區接地或施加負偏壓，控制柵施加負偏壓，使得部分空穴穿過隧穿氧化層到達多晶矽浮柵，與其中的電子相複合；讀取時，在N+區施加正偏壓，P+區接地或施加負偏壓，控制柵施加正偏壓，控制偏壓大小，在不進行編程的前提下讀出N+區電流；在一個存儲單元進行編程、擦除和讀取的過程中，使另一存儲單元的控制柵接地，N+區與前一單元的N+區的偏置相同。
全文摘要
本發明公開了一種快閃記憶體及其製備方法和操作方法。該快閃記憶體包括兩個垂直溝道的存儲單元，以輕摻雜N型(或P型)矽作為襯底，在矽平面的兩端各有一個P+區(或N+區)，中間為兩個垂直於矽平面的溝道區域，溝道之上為兩個溝道共用的N+區(或P+區)，每個溝道的外側由內向外依次為隧穿氧化層、多晶矽浮柵、阻擋氧化層和多晶矽控制柵，多晶矽浮柵和多晶矽控制柵由側牆氧化層與P+區(或N+區)隔開。整個器件呈兩位垂直溝道的TFET型快閃記憶體，與現有的標準CMOS工藝有著較好的兼容性，較之基於MOS場效應電晶體的傳統快閃記憶體具有編程效率高、功耗低、可有效抑制穿通效應、密度高等多方面的優點。
文檔編號H01L21/8247GK102456745SQ20101052332
公開日2012年5月16日 申請日期2010年10月22日 優先權日2010年10月22日
發明者唐昱, 唐粕人, 楊庚雨, 秦石強, 蔡一茂, 黃如, 黃芊芊 申請人:北京大學