Mos型半導體器件及其製造方法
2023-05-31 01:50:51
專利名稱：Mos型半導體器件及其製造方法
技術領域：
本發明涉及諸如MOSFET (M0S場效應電晶體)、IGBT (絕緣柵雙極電晶體)之類的 MOS型半導體器件、以及製造這種MOS型半導體器件的方法。
背景技術：
功率MOSFET和IGBT都是MOS型半導體器件，作為電壓可控的器件而為公眾所知。 圖9是常規IGBT的重要部分的截面圖。在與襯底亦即η+漏層2相鄰的η—漂移層1的正面層上形成P基極區17。在ρ基極區17的正面區域上有選擇地形成η+源極區6和ρ+接觸區22。在位於η—漂移層1的表面和η+源極區6的表面之間的ρ基極區17的正面層中，出現溝道形成區7。在溝道形成區7上隔著柵絕緣膜9設有柵電極8。在柵電極8上形成層間介電膜10，且保持與覆蓋層間介電膜10的源電極13的電絕緣。形成源電極13，使其與 P+接觸區22的表面和η+源極區6的表面都接觸。在η+漏極層2的背面側的表面上形成漏電極12。ρ基極區17與η_漂移層1彼此相接觸的接合面20包括具有有限曲率半徑的周邊部和通常為平坦的底部。底部可以是不平坦的，專利文獻1所揭示的底部具有彎曲的形狀， 如圖13所示，從ρ基極區17的表面到接合面20的深度在ρ基極區17的中央為最深。在ρ 基極區17的形成過程中，當離子注入區的寬度大於所注入的雜質離子的範圍時，底面變平坦，而當離子注入區的寬度小於所注入的雜質離子的範圍時，底面變得不平坦。此外，為了實現與源電極13良好的接觸特性，並減小後文所述的寄生雙極電晶體的影響，如圖9、13所示，在很多情況下會設置到達源極區6的正下方的ρ+接觸區22。下面，對上述圖9所示的常規MOSFET的晶片工藝進行說明。MOSFET使用的半導體襯底包括將成為η.漏極層2的高濃度η型矽襯底、以及在上述η型矽襯底上通過外延生長形成的高電阻的η_漂移層1。在η_漂移層1上形成柵絕緣膜9後，沉積多晶矽層以形成柵電極8。利用光刻技術在該多晶矽層上形成圖案，以形成多晶矽的柵電極8。將電極8 用作為掩模，通過多晶矽層的開口注入硼離子並使之熱擴散，以形成P基極層17。然後，使用由柵電極8和光致抗蝕劑(未圖示)構成的掩模、或由柵電極8和選擇性地保留在開口的中央區的一部分氧化膜構成的掩模，注入諸如砷之類的施主離子，以形成η+源極區6。在將開口的中央區的氧化膜掩模去除之後，形成P+接觸區22。除了 η+源極區6的表面和ρ+ 接觸區22的表面之外，包括柵電極8的表面在內的整個正面都用層間介電膜10覆蓋。然後，利用光刻技術，在將於下一步驟中使η+源極區6、ρ+接觸區22都與源電極13接觸的區域中，形成開口。沉積源電極13，使其與η+源極區6和ρ+接觸區22都接觸，並利用介於其間的層間介電膜10而與柵電極8絕緣。在η+漏極層2的背面側的表面上，由多個公知的金屬膜層疊形成漏電極12。到此，MOSFET的晶片工藝的主要步驟結束。有時，形成η+源極區6的步驟和形成ρ+接觸層22的步驟會互換。在MOSFET的操作過程中，當對柵電極8施加相對於源電極13的電壓為正的電壓時，在柵絕緣膜9的正下方的溝道形成區7中形成溝道。結果，電子從η+源極區6通過溝道形成區7而注入η—漂移層1，成為導通狀態。當柵電極8被偏置，且偏置電壓 與源電極13 的電壓相等或相對於源電極13的電壓為負時，成為阻斷狀態。由此，MOSFET作為所謂的開關器件進行工作。圖10是常規IGBT的重要部分的截面圖。圖10的IGBT與圖9的MOSFET的不同之處在於，η.漏極層2被ρ+集電極層14替代，並且在ρ+集電極層14和η_漂移層1之間另外形成了 η+緩衝層15。η_漂移層1和η+緩衝層15通過外延生長而形成在集電極層14 上，成為用於在襯底的正面側形成MOS結構的半導體襯底。在半導體襯底的η—漂移層1的正面區域上，通過與上述MOSFET的工藝相同的步驟形成MOS結構的區域。IGBT的操作與 MOSFET的不同之處在於，從ρ+集電極層14注入空穴，並在η_漂移層進行電導率調製，從而使η—漂移層處於低電阻的狀態。在MOSFET和IGBT的製造工藝中，η+源極區6和ρ基極區17通常利用所謂自調整技術，使用柵電極8作為掩模而形成。η.源極區6和ρ基極區17也可以通過如專利文獻1 和3中揭示的其它方法來形成。其中一種方法是使用抗蝕劑掩模來形成ρ基極區17，使用多晶矽掩模來形成η+源極區6。另一種方法是在不同區域分別使用專用的抗蝕劑掩模來形成P基極區17和η+源極區6。專利文獻2揭示了一種類似的M0SFET，其具有用來防止在電感負載電路斷開過程中因寄生雙極電晶體的導通而導致器件擊穿的結構。上述結構包括形成在P型溝道擴散層的中央部的η阱區，對應於ρ基極區17。根據專利文獻2的記載，上述結構能夠防止寄生雙極電晶體導通。專利文獻4、5揭示了一種具有ρ型區的結構，該ρ型區對應於ρ基極區 17，且該結構的底部具有兩個凹部。[專利文獻1]日本未審查專利申請公開ΝΟ.Η09-148566[專利文獻2]日本未審查專利申請公開Νο·Η07-235668[專利文獻3]日本未審查專利申請公開No.2009-277839[專利文獻4]日本未審查專利申請公開Νο·Η06-163909[專利文獻5]日本未審查專利申請公開Νο·Η08-204175然而，當常規MOSFET和IGBT用於連接有感應負載的逆變器時，會在器件斷開時頻繁地發生擊穿。上述擊穿由以下機理造成。圖11是將常規MOSFET的重要部分與該MOSFET 的等效電路重疊而示的截面圖。MOSFET包括具有η+源極區6、ρ基極區17和η_漂移層1 的寄生雙極電晶體30。當在具有感應負載的電路中MOSFET斷開時，溝道形成區7變成阻斷狀態，從而阻止電子從η+源極區6注入η—漂移層1，並且使η—漂移層1中的耗盡層逐漸擴大。此時，施加在MOSFET上的漏源電壓有可能超過MOSFET的擊穿電壓，從而在MOSFET中流過雪崩電流，以消耗感應負載中存儲的能量。在這一過程中，P基極區17的彎曲部分成為雪崩發生部16，如圖12所示，產生電子空穴對。在彎曲部分產生的空穴形成雪崩電流34， 如圖12的箭頭所示，並在η+源極區6的正下方的ρ基極區17中橫向流動。若雪崩電流增大，則P基極區17中由橫向電阻R產生的電壓降有可能超過ρ基極區17和η+源極區6之間的PN結的內部電位(0.7-0.8V)。如此一來，從η+源極區6注入的電子增加，從而使得寄生雙極電晶體30導通，結果導致局部電流集中及器件擊穿。為了解決上述問題，提出了以下手段通過在η+源極區6的正下方的橫向電流通路中置入ρ+接觸區22，使橫向電阻R上的電壓降小於內部電位。然而，如果P+接觸區22延伸至溝道形成區7內，即使對柵電極8 施加正電壓，也無法形成溝道，從而導致無法實現開關功能。因此，在考慮工藝誤差的前提下，需要將P+接觸區22設計成與溝道形成區7有一定的距離。這樣，橫向電阻R仍保留一定的大小，且寄生雙極電晶體30導通的可能性未完全消除，從而導致器件擊穿。已知的另一種防止寄生雙極電晶體導通的方法如圖14的MOSFET及圖15的IGBT 的重要部分的截面圖所示，形成了比P基極區17更深的第二 P+區21，以將雪崩電流集中到第二 ρ+區21的底部。然而，上述結構存在另一個問題，由於ρ基極區17和第二 ρ+區21所形成的PN接合面的不規則結構，導致擊穿電壓降低。而且，還有一個問題是由於深度擴散的第二 P+區21的底部和η+漏極層2之間的η—漂移層1的厚度變小，導致擊穿電壓降低。 另一方面，上述結構並沒有改變電子從η+源極區6經由溝道形成區7注入η—漂移層1併到達漏電極12的電流通路。為了確保額定電壓，η_漂移層1的厚度必須增加，且增加的厚度要與第二 P+區21的厚度相對於ρ基極區17增加的厚度對應，這將導致導通電阻增大。而為了保持導通電阻處於初始值，晶片的平面尺寸(面積)必須增大，這將導致晶片成本提高的經濟問題。為了防止寄生雙極電晶體導通，還有如圖13所示的另一種方法，其中，ρ基極區17 的底部構成為具有有限的曲率半徑，以消除底部的平坦部分，並且使電場集中於P基極區 17的底部的中央部，由此使雪崩電流集中於該中央部。為了使底部構成為具有有限的曲率半徑，用於進行離子注入的開口的寬度必須小於P基極區17的深度。開口的寬度變窄會導致難以確保在開口部有足夠的與源電極13接觸的區域。因此，實際上難以將開口變得足夠必要的窄，從而難以將雪崩電流集中到結構的底部。
發明內容
鑑於上述問題，本發明的目的在於提供一種MOS型半導體器件及其製造方法，能夠降低成本，而不會降低擊穿電壓，並且能防止導通電阻增大。為了實現上述目的，根據本發明的MOS型半導體器件包括半導體襯底，在該半導體襯底的正面側具有第一導電型的漂移層；第二導電型的基極區，該第二導電型的基極區的底部構造成為具有有限的曲率半徑，且該第二導電型的基極區選擇性地設置在第一導電型的漂移層的正面區域上；第一導電型的第一區，該第一導電型的第一區選擇性地設置在基極區的正面區域上；柵電極，該柵電極設置在第一區的表面和漂移層的表面之間的基極區的正面上，並且在基極區的正面和柵電極之間插入有柵絕緣膜；以及金屬電極，該金屬電極與第一區的表面以及基極區的正面的中央部以導電的方式接觸，其中，基極區和漂移層之間的PN接合面在基極區的外部和內部都具有曲率中心。優選地，多個阱區的相鄰阱區之間的一部分基極區的淨摻雜濃度高於該基極區的橫向外周端部的淨摻雜濃度。 優選地，本發明的MOS型半導體器件還包括第二導電型的接觸區，該接觸區選擇性地設置在基極區的正面區域上，具有比基極區更高的雜質濃度，且具有比第一區更深的深度，其中，該接觸區的一個端部到達第一區正下方的位置優選地，第二導電型的接觸區被構造成包括一個或多個向外凸出的部分、以及一個或多個向內凹入的部分。優選地，基極區的平面結構是隅角具有有限曲率半徑的多邊形、圓形、或是條狀。優選地，MOS型半導體器件是MOS場效應電晶體或絕緣柵雙極電晶體。本發明的目的通過包括如下步驟的MOS型半導體器件的製造方法來實現在第一導電型的漂移層的一部分表面上形成氧化膜，所述一部分表面將成為第二導電型的基極區；以及，在形成第二導電型的基極區的步驟之前，使用氧化膜作為掩模，形成雜質濃度高於第一導電型的漂移層的第二導電型區域。優選地，在本發明的方法中，氧化膜是LOCOS氧化膜。優選地，本發明的方法包括如下步驟在形成第一區之前，通過從用來形成所述第一區的開口部注入硼離子，然後進行熱擴散，由此形成具有多個阱區的基極區。優選地，本發明的方法用來製造權利要求4所限定的MOS型半導體器件，並且包括如下形成第二導電型的接觸區的步驟通過從開口部注入硼離子，由此形成第二導電型的接觸區，開口部位於包括去除LOCOS氧化膜後殘留的凹部在內的表面上。根據本發明，提供一種MOS型半導體器件及其製造方法，能夠降低成本，而不會降低擊穿電壓，並且能防止導通電阻增大。
圖l(a)、l(b)和1(c)是示出根據本發明的示例1的MOSFET的晶片工藝的截面圖；圖2是根據本發明的示例1的MOSFET的重要部分的截面圖；圖3是示出根據本發明的示例2的MOSFET的晶片工藝的截面圖；圖4是根據本發明的示例2的MOSFET的重要部分的截面圖；圖5是根據本發明的示例2的MOSFET的重要部分的截面圖；圖6是根據本發明的示例3的IGBT的重要部分的截面圖；圖7是圖2或圖4的MOSFET的具有正方形單元圖案的重要部分的俯視圖；圖8是圖2或圖4的MOSFET的具有條狀單元圖案的重要部分的俯視圖；圖9是常規MOSFET的重要部分的截面圖；圖10是常規IGBT的重要部分的截面圖；圖11是將常規MOSFET的重要部分與該MOSFET的等效電路重疊所示的截面圖；圖12是常規MOSFET的重要部分的截面圖，並示出了雪崩電流的通路；圖13是常規MOSFET的重要部分的截面圖；圖14是常規MOSFET的重要部分的截面圖；圖15是常規IGBT的重要部分的截面圖；圖16是根據本發明的示例1的MOSFET的重要部分的截面圖，其中示出了等淨摻雜濃度線；圖17是根據本發明的示例4的MOSFET的重要部分的截面圖。標號說明
1 :η_ 漂移層2 :n+ 漏極層6:n+源極區6a :n+發射極區7 溝道形成區8:柵電極9 柵絕緣膜10:層間介電膜12:漏電極12a:集電電極13:源電極13a:發射電極14:p+集電極層15 :n+ 緩衝層16 雪崩發生部17 φ基極區20 接合面21:第二 ρ+區22:p+接觸區30:寄生雙極電晶體；31a 氧化膜31b: LOCOS 氧化膜32 :n 區33:中央部34:雪崩電流35 等淨摻雜濃度線36 氧化膜印記41:接觸窗口
具體實施例方式將在下文中參考附圖具體描述根據本發明的MOS型半導體器件的一些優選實施例。只要不超出本發明的精神和範圍，本發明不限於以下示例。(示例 1)圖1 (a)、1 (b)和1 (c)是示出根據本發明的示例1的MOSFET的晶片工藝的截面圖。圖2是根據本發明的示例1的MOSFET的重要部分的截面圖。對與圖9中描述的常規 MOSFET相同的部分標註相同的標號。圖1 (a)、1 (b)和1 (c)是晶片工藝中的MOSFET的重要部分的截面圖，該晶片工藝到覆蓋柵電極8和層間介電膜10的整個正面的步驟為止。下面針對MOSFET的情況進行描述。所使用的半導體襯底包括將成為n+漏極層2 的高濃度n+矽襯底、以及在上述η+矽襯底上通過外延生長形成的高電阻的η—漂移層1。形成氧化膜31a，該氧化膜31a的寬度與在之後的步驟中在ρ基極區17的正面區域上形成的 η+源極區6之間的距離相等。如圖1(a)所示，通過注入諸如磷之類的施主摻雜劑來形成η 區32，該η區32比ρ基極區17要淺，且雜質濃度比ρ基極區17要低一個數量級，比η_漂移層1要高兩個數量級。η區32可以如圖1 (a)所示的那樣在氧化膜31a的正下方使其橫向擴散邊緣連續，或者也可以在氧化膜31a的正下方使橫向擴散邊緣彼此分離。然後，在矽襯底的正面上層疊柵絕緣膜9和將要成為柵電極8的多晶矽層。在該多晶矽層上形成圖案， 以形成柵電極8，並在柵電極8和氧化膜31a之間留出空隙，從而產生用來形成ρ基極區17 的開口部。P基極區17通過從開口部注入諸如硼之類的受主摻雜劑而形成，如圖1(b)所示。開口部的寬度比P基極區17的深度要小，這是為了使所形成的ρ基極區17具有不平坦的底部。由於開口部的寬度比ρ基極區17的深度要小，因此，在ρ基極區17形成有PN接合面，且其底部在開口部下方具有峰值曲率部。由於開口部形成在P基極區17上的氧化膜 31a的兩側，因此，如圖1(b)所示，ρ基極區17有兩個峰值曲率部。由於PN接合面具有凸出的部分和凹入的部分，因此曲率中心不僅存在於P基極區17的內部，還存在於ρ基極區 17的外部。因而，如圖1(b)所示，在PN接合面的向內凸出的部分的中央區，PN接合面的曲率中心位於P基極區17的外部。從而，ρ基極區17形成為具有兩個阱區，這兩個阱區分別為兩個峰值曲率部。在P基極區17與η區32重疊的區域中，尤其是在柵電極8下方的 P基極區17的橫向端部區域中，施主和受主的濃度相互補償。結果如圖16所示，等淨摻雜濃度線35在無施主擴散的氧化膜31a正下方的ρ基極區17中的兩個阱區之間的區域的曲率，要小於因P基極區17與η區32重疊而發生濃度補償的區域的曲率。等淨摻雜濃度線是沿著淨濃度為一恆定值的點繪製而成的線，淨濃度是指施主濃度減去受主濃度而得到的濃度。P基極區17中的兩個阱區之間的區域的淨摻雜濃度要高於柵電極8下方的ρ基極區 17的橫向端部的淨摻雜濃度。而且，在η區32形成得不均勻的情況、以及η區32未形成的情況下，只要ρ基極區17中的兩個阱區有重疊的區域，這兩個阱區之間的區域的淨摻雜濃度都要高於柵電極8 下方的P基極區17的橫向端部的淨摻雜濃度。通過使用氧化膜31a的掩模來形成不會使 η區32擴散的區域，ρ基極區17中的兩個阱區之間的區域的淨摻雜濃度會進一步高於柵電極8下方的ρ基極區17的橫向端部的淨摻雜濃度。柵電極8和氧化膜31a再次被用作掩模，以通過注入諸如砷之類的施主來形成n+ 源極區6。然後，如圖1(c)所示，用層間介電膜10覆蓋整個正面。通過採用刻蝕工藝的光刻技術，去除層間介電膜10，但保留柵電極8上方的部分。此時，氧化膜31a也被去除，以形成與源電極13接觸的接觸窗口 41。通過此接觸窗口 41注入硼離子，以形成ρ+接觸區22。如圖1 (c)所示，p+接觸區 22形成在表面區域上，該表面區域中的氧化膜31a已通過刻蝕工藝而被去除。然而η+源極區6仍保留，這是因為η+源極區6的雜質濃度要高於ρ+接觸區22的雜質濃度。由於P+接觸區22比η+源極區6要深，因此，ρ+接觸區22也形成在η+源極區6的下方。沉積源電極 13，使其與η.源極區6的表面和ρ+接觸區22的表面都接觸，並利用層間介電膜10覆蓋柵電極8。柵電極8與鋁柵極焊點電極接觸並連接，該鋁柵極焊點電極設置在晶片表面上未圖示的單獨位置上。在源電極一側的相反側，在η+漏極層2的表面上形成漏電極12。到此，根據本發明的示例1的MOSFET的晶片工藝結束。圖7是圖2的MOSFET的俯視圖，其具有正方形單元圖案的正面MOS結構。如圖7 所示，具有正方形單元圖案的正面MOS結構的MOSFET是通過如下晶片工藝得到的通過在用來形成柵電極8的多晶矽層中打開接觸窗口 41，將用來形成ρ基極區17的掩模形成為正方形單元的形狀，使用該掩模來形成上述M0SFET。單元圖案中的正方形可以變成其它諸如矩形、六邊形、三角形、或圓形之類的形狀。正方形、矩形、六邊形、或三角形的隅角優選為倒角成圓形，如圖7的正方形的情況所示。這種結構能夠減輕在施加電壓時對隅角施加的電場集中。圖8是圖2的MOSFET的俯視圖，其具有條狀單元圖案的正面MOS結構。這種MOSFET 是通過如下晶片工藝得到的通過在用來形成柵電極8的多晶矽層中打開接觸窗口 41，將用來形成P基極區17的掩模形成為條狀的形狀，使用該掩模來形成上述M0SFET。如圖8所示，條狀MOS結構的單元圖案包括平行設置的ρ+接觸區22、n+源極區6、溝道形成區7、以及 n_漂移層1。無論該條帶是像跑道那樣連續，還是像單根條帶那樣開放，上述底部具有兩個向外(或向下)凸出部分的P基極區17都可以擁有條帶的縱向端部。由此，ρ基極區17可以形成為在縱向端部連續的單層，或者也可以形成為多條或多個單元彼此分開地設置。無論是單層還是分開地設置，P基極區17在斷開狀態下基本上都處於與源電極13相等的電位。本發明具有上述結構的MOSFET將擊穿時產生的雪崩電流34集中在雪崩發生部 16，如圖2中在ρ基極區17的最深處用虛線所示。ρ+接觸區22設置在雪崩發生部16的上方，P基極區17的兩個阱區重疊的部分的淨摻雜濃度要高於柵電極8下方的ρ基極區17的橫向端部的淨摻雜濃度。這些情形阻止中央區的受主濃度下降，從而使該區域處於低電阻狀態。由此使雪崩電流35在中央區流動得更加順暢。結果，會流進η+源極區6正下方的ρ 基極區16的部分的電流減小，從而防止寄生雙極電晶體導通。從而防止具有感應負載的器件在斷開過程中擊穿。如上所述，示例1中的ρ基極區17具有兩個阱區，但也可設置有兩個以上的阱區， 例如三個阱區。在這種情況下，雪崩將會發生在三個阱區的底部。根據靜電勢分布，在三個阱區的中間阱區底部產生的雪崩電流將直接流入中間阱區正上方的P+接觸區。結果，在 η+源極區6正下方流過的雪崩電流幾乎消失。三個以上阱區能夠通過設置兩個以上如圖 1 (a) 1 (c)所示的氧化膜31a來形成。(示例 2)圖3和圖4是根據本發明的示例2的MOSFET的重要部分的截面圖。對與圖9相同的部件標註相同的標號。圖3是工序狀態下的MOSFET的重要部分的截面圖，在該工序中， 包括柵電極8上的區域在內的整個正面已用層間介電膜10覆蓋。首先，製備半導體襯底，該半導體襯底包括η+漏極層2、以及在η+漏極層2上通過外延生長形成的高電阻的η_漂移層1。通過LOCOS工藝，形成不同於示例1中的氧化膜31a 的LOCOS氧化膜31b，以使矽表面具有凹部。使用上述氧化膜31b作為掩模，通過注入諸如磷之類的摻雜劑來形成η區32，該η區32比ρ基極區17要淺，且雜質濃度比ρ基極區17 要低一個數量級，比η_漂移層1要高兩個數量級。然後，在η_漂移層1上依次形成柵絕緣膜9和將要成為柵電極8的多晶矽層。柵電極8是利用光刻工藝在包括LOCOS氧化膜31b
1在內的多晶矽層的一部分中打開接觸窗口 41而形成的。而LOCOS氧化膜31b則被留在窗口 41的中間區域。LOCOS氧化膜31b和柵電極8之間的間隔要小於在之後步驟中形成的ρ 基極區17的深度。使用柵電極8和LOCOS氧化膜31b作為掩模，注入硼離子，然後進行熱擴散，以在開口區域下方形成P基極區17。由此得到的P基極區17具有兩個阱區，且每個阱區的底部在開口區域下方具有兩個向外(向下)凸出的部分，從而得到如圖3所示的具有兩個阱區的PN接合面20。然後，再次使用柵電極8和氧化膜31a作為掩模，注入諸如砷之類的施主離子來形成n+源極區6。然後，沉積層間介電膜10，覆蓋整個正面。圖3表示這一步驟結束時的狀態。然後，如圖4的重要部分的截面圖所示，利用光刻方法的刻蝕工藝，去除層間絕緣膜10，但保留柵電極8上的部分。LOCOS氧化膜31b也同時被去除，從而形成源電極 13的接觸窗口 41，使得接觸窗口 41的區域的正面與源電極13接觸。窗口 41的區域的正面包括去除LOCOS氧化膜31b後形成的凹部、亦即氧化膜印記36。通過接觸窗口 41注入硼離子，以形成P+接觸區22。由於表面上的凹部，p+接觸區22的底面在中央部33具有向外 (向下)凸出的最深部，且在中央部33的兩側有向內凹入的彎曲部。沉積源電極13，使其與n+源極區6的表面和ρ+接觸區22的表面都接觸，並利用層間介電膜10覆蓋柵電極8。 柵電極8與鋁柵極焊點電極接觸並連接，該鋁柵極焊點電極設置在晶片表面上未圖示的單獨位置上。在源電極一側的相反表面側，在η+漏極層2的背面上形成漏電極12。到此，根據本發明的示例2的MOSFET的晶片工藝結束。P基極區17具有PN接合面20，PN接合面20的結構在與η_漂移層1的界面上有兩個阱區。兩個阱區的底部在通過去除LOCOS氧化膜而形成的氧化膜印記36與柵電極8的邊緣之間的中間位置最深。阱區的兩個底部成為雪崩發生部16。如圖4所示，由於氧化膜印記36而在矽表面形成的凹部使得ρ+接觸區22能夠形成為在ρ+接觸區22的底部的中央部33周圍具有向外(向下)凸出的最深部，且在中央部33的兩側有向內凹入的部分。由於這些向內凹入的部分，P+接觸區22的底部可以形成為在中央部33向下凸出。結果，如圖 5所示，雪崩電流34容易集中在ρ+接觸區22。這種形狀的ρ+接觸區22具有向外凸出的部分和向內凹入的部分，能夠使中央部33與η+源極區6分離，從而能夠有效地抑制耗盡層穿透到η+源極區6。上述示例2的MOSFET的ρ基極區17也像示例1那樣，具有用來使電場集中的雪崩發生部16。而且，ρ+接觸區22的底部不是平坦的，而是在中央部33具有深部。結果，通過雪崩發生部16流入的電流會向ρ+接觸區22的中央部33流動，如圖5中的箭頭所示。從而，與示例1相比，寄生雙極電晶體的動作被進一步抑制。(示例 3)在背面側、亦即上述正面側的相反側，可以在η—漂移層的反面上隔著η+緩衝層而形成P+集電極層，從而得到IGBT的結構。在IGBT的情況下，在MOSFET的寄生雙極電晶體的位置上出現寄生閘流電晶體。寄生閘流電晶體也像MOSFET中的寄生雙極電晶體那樣，能夠被禁止導通，從而避免器件如下述那樣擊穿。這裡，對示例3的IGBT進行詳細說明。圖6是根據本發明的示例3的IGBT的重要部分的截面圖。對與圖9相同的部件標註相同的標號。圖6的IGBT與圖4的MOSFET的不同之處在於，IGBT包括ρ+集電極層14、位於ρ+集電極層14和rT漂移層1之間的η+緩衝
11層15、以及形成在P+集電極層14的背面的集電電極12a。n+源極區6的名稱變為η+發射極區6a，源電極13的名稱變為發射電極13a。如圖4的結構，ρ基極區17具有PN接合面 20，PN接合面20構造成為在與η_漂移層1的界面上包括一個(或多個)具有有限曲率半徑的部分。從P基極區的正面到PN接合面20的深度在由去除LOCOS氧化膜後形成的氧化膜印記36與柵電極8的端部之間的中間位置最深，而在ρ+接觸區22的中央部33下方的位置最淺。ρ+接觸區22在中央部33最深。η_漂移層1的厚度在PN接合面20最深的位置最薄，並且在施加反向偏壓的情況下，雪崩現象從這些位置開始發生。(示例 4)參照圖17說明根據本發明的示例4。示例4的結構與圖2所示的示例1的結構相似，但刪除了圖2中的η區32。在沒有η區32的情況下，ρ基極區17仍然能夠形成為具有兩個向外(向下)凸出的阱區。沒有η區32但有兩個向外(向下)凸出的阱區的ρ基極區17也可通過如下方式來形成通過如圖1(b)所示的氧化膜31a和柵電極8之間的開口， 注入硼離子，然後進行熱擴散。從而，能夠將雪崩電流的位置移至兩個阱區底部的雪崩發生部16，而且能夠將雪崩電流34引向源電極13，以防止電流流過η+源極區6正下方的位置。 因此，即使沒有η區，上述擊穿電壓下降及導通電阻增大的問題也能夠得到解決。當然優選的還是具有上述η區。如上所述，根據本發明的示例1 示例4中所描述的每一種MOS半導體器件都包括P基極區17，該P基極區17包括P+接觸區22和具有有限曲率半徑的部分。P基極區17 在距離其正面最深的位置具有兩個向外(向下)凸出的雪崩發生部16，且這兩個雪崩發生部16位於η+源極區6或η+發射極區6a的下方。這種結構能夠防止由ρ基極區17和η+漏極層2或η+發射極區6a等構成的寄生雙極電晶體或寄生閘流電晶體導通。這種結構能夠防止MOS半導體器件的由ρ基極區17和η+漏極層2等構成、或由ρ基極區17和ρ+集電極層14η+等構成的寄生雙極電晶體或寄生閘流電晶體導通。從而，無需降低擊穿電壓或增大器件的導通電阻，就能提高耐雪崩的能力。而且，本發明的結構還通過解決因晶片尺寸增大而造成的晶片產量降低的問題、以及製造工序增加的問題，降低了製造成本。
權利要求
1.一種MOS型半導體器件，包括半導體襯底，在所述半導體襯底的正面側具有第一導電型的漂移層； 第二導電型的基極區，所述第二導電型的基極區的底部被構造成具有有限的曲率半徑，且所述第二導電型的基極區選擇性地設置在所述第一導電型的漂移層的正面區域上；第一導電型的第一區，所述第一導電型的第一區選擇性地設置在所述基極區的正面區域上；柵電極，所述柵電極設置在所述第一區的表面和所述漂移層的表面之間的所述基極區的正面上，並且在所述基極區的正面和所述柵電極之間插入有柵絕緣膜；以及金屬電極，所述金屬電極與所述第一區的表面以及所述基極區的正面的中央部以導電的方式接觸，其中，所述基極區和所述漂移層之間的PN接合面在所述基極區的外部和內部都具有曲率中心。
2.如權利要求1所述的MOS型半導體器件，其特徵在於，多個阱區的相鄰阱區之間的一部分所述基極區的淨摻雜濃度高於所述基極區的橫向外周端部的淨摻雜濃度。
3.如權利要求1所述的MOS型半導體器件，其特徵在於，還包括第二導電型的接觸區，所述第二導電型的接觸區選擇性地設置在所述基極區的正面區域上，具有比所述基極區更高的雜質濃度，且具有比所述第一區更深的深度，其中所述基極區的一個端部到達所述第一區正下方的位置。
4.如權利要求3所述的MOS型半導體器件，其特徵在於，所述第二導電型的接觸區被構造成包括一個或多個向外凸出的部分、以及一個或多個向內凸出的部分。
5.如權利要求1所述的MOS型半導體器件，其特徵在於，所述基極區的平面結構是隅角具有有限曲率半徑的多邊形、圓形、或條狀。
6.如權利要求1所述的MOS型半導體器件，其特徵在於， 所述MOS型半導體器件是MOS場效應電晶體。
7.如權利要求1所述的MOS型半導體器件，其特徵在於， 所述MOS型半導體器件是絕緣柵雙極電晶體。
8.—種製造如權利要求1中所述的所述半導體器件的方法，所述方法包括以下步驟 在所述第一導電型的漂移層的一部分表面上形成氧化膜，所述一部分表面將成為所述第二導電型的基極區；以及在形成所述第二導電型的基極區的步驟之前，使用所述氧化膜作為掩模，形成雜質濃度高於所述第一導電型的漂移層的第一導電型區域。
9.如權利要求8所述的MOS型半導體器件的製造方法，其特徵在於， 所述氧化膜是LOCOS氧化膜。
10.如權利要求8所述的MOS型半導體器件的製造方法，其特徵在於，所述方法包括如下步驟在形成所述第一區之前，通過從用來形成所述第一區的開口部注入硼離子，然後進行熱擴散，形成具有多個阱區的所述基極區。
11.如權利要求9所述的MOS型半導體器件的製造方法，其特徵在於，所述方法用來製造所述MOS型半導體器件，並且包括如下步驟通過經由開口部進行硼離子注入，形成所述第二導電型的接觸區，所述開口部位於包括去除LOCOS氧化膜後殘 留的凹部的表面上。
全文摘要
本發明的目的在於提供一種MOS型半導體器件，能夠降低成本，而不會降低擊穿電壓，並且能防止導通電阻增大。本發明的MOS型半導體器件包括p基極區(17)，p基極區(17)的底部形成為具有有限曲率半徑的結構，並選擇性地設置在n-漂移層(1)的正面區域上；n型第一區(6)，n型第一區(6)選擇性地設置在p基極區(17)的正面區域上；柵電極(8)，柵電極(8)設置在n型第一區(6)的表面和n-漂移層(1)的表面之間的p基極區(17)的一部分表面上，並且在p基極區(17)的正面和柵電極(8)之間插入有柵絕緣膜(10)；以及金屬電極(13)，金屬電極(13)與n型第一區(6)的表面以及p基極區(17)的表面的中央部以導電的方式接觸，其中，基極區和漂移層之間的PN接合面在基極區的外部和內部都具有曲率中心。
文檔編號H01L21/336GK102347366SQ201110230128
公開日2012年2月8日 申請日期2011年8月2日 優先權日2010年8月2日
發明者新村康 申請人:富士電機株式會社