顯示裝置及其移位寄存裝置的製作方法
2023-05-30 14:57:02
本發明涉及一種顯示裝置及其移位寄存裝置，尤其涉及一種避免輸出負載較大時出現輸出波形失真導致像素誤操作的顯示裝置及其移位寄存裝置。
背景技術：
請參考圖1及圖2，圖1為現有技術中移位寄存器的電路圖，圖2為圖1中各信號的時脈圖。移位寄存器100』包含第一P型電晶體T1』、第二P型電晶體T2』、第三P型電晶體T3』、第四P型電晶體T4』、第五P型電晶體T5』、第六P型電晶體T6』、第七P型電晶體T7』及電容C』。以第1級移位寄存器為例，第一P型電晶體T1』的柵極接收第一時脈信號XCK，第一P型電晶體T1』的源極接收起始信號SP』，第一P型電晶體T1』的漏極耦接第二P型電晶體T2』的柵極並形成第一節點BT』，第二P型電晶體T2』的源極接收第二時脈信號CK，第三P型電晶體T3』的柵極耦接第一節點BT』，第三P型電晶體T3』的源極耦接電容C』的一端並形成第二節點W』，第三P型電晶體T3』的漏極耦接柵極電壓高電位(VGH)，電容C』的另一端接收第一時脈信號XCK，第四P型電晶體T4』的柵極耦接第二節點W』，第四P型電晶體T4』的源極耦接柵極電壓低電位(VGL)，第四P型電晶體T4』的漏極耦接第五P型電晶體T5』的源極並形成第三節點Q』，第五P型電晶體T5』的柵極耦接第一節點BT』，第五P型電晶體T5』的漏極耦接柵極電壓高電位(VGH)，第六P型電晶體T6』的柵極耦接第三節點Q』，第六P型電晶體T6』的源極耦接第一節點BT』，第六P型電晶體T6』的漏極耦接柵極電壓高電位(VGH)，第七P型電晶體T7』的柵極耦接第三節點Q』，第七P型電晶體T7』的源極耦接第二P型電晶體T2』的漏極並形成第四節點Scan，第七P型電晶體T7』的漏極耦接柵極電壓高電位(VGH)。這樣一來，第四節點Scan需要經過四個時間段(即t1』時間段、t2時間段、t3』時間段及t4』時間段)完成操作。而由於第三節點Q在t1』時間段、t2時間段及t3』時間段均處於高電位，導致第四節點Scan會2位階拉升。如此一來，在輸出負載較大時，輸出波形將會失真，導致像素操作錯誤。
技術實現要素：
本發明的目的在於提供一種可以在輸出負載較大時避免輸出波形失真導致像素操作錯誤的移位寄存器裝置及顯示裝置。
為了達到上述目的，本發明提出一種移位寄存裝置，包括多級串接在一起的移位寄存器，其中第i級移位寄存器包括輸入單元、輸出單元以及控制單元。輸入單元，接收第一時脈信號及第i-1級移位寄存器所輸出的第一掃描信號，並據以輸出充電信號，i為正整數；輸出單元，耦接該輸入單元，接收該充電信號與第二時脈信號；以及控制單元，耦接該輸入單元及該輸出單元，接收該第一時脈信號及該第二時脈信號，並據以輸出第一輸出信號，其中，該輸出單元根據該充電信號、該第二時脈信號及該第一輸出信號確定並輸出第二掃描信號。
作為可選的技術方案，該輸入單元包含第一P型電晶體，其中，該第一P型電晶體的柵極接收該第一時脈信號，該第一P型電晶體的源極接收該第一掃描信號，而該第一P型電晶體的漏極則用以輸出該充電信號。
作為可選的技術方案，該輸出單元包含第二P型電晶體，其中，該第二P型電晶體的柵極耦接該第一P型電晶體的漏極並形成第一節點，該第二P型電晶體的源極用以接收該第二時脈信號。
作為可選的技術方案，該控制單元包含第三P型電晶體、第四P型電晶體、第五P型電晶體、第六P型電晶體、第七P型電晶體、第八P型電晶體及電容。其中，該第三P型電晶體的柵極用以接收該第二時脈信號，該第三P型電晶體的源極耦接該電容的一端並形成第二節點，該第三P型電晶體的漏極耦接柵極電壓高電位，該電容的另一端用以接收該第一時脈信號。該第四P型電晶體的柵極耦接該第二節點，該第四P型電晶體的源極耦接柵極電壓低電平，該第四P型電晶體的漏極耦接該第五P型電晶體的源極並形成第三節點，該第五P型電晶體的柵極耦接該第一節點，該第五P型電晶體的漏極耦接柵極電壓高電位，該第六P型電晶體的柵極耦接該第三節點，該第六P型電晶體的源極耦接該第七P型電晶體的漏極，該第六P型電晶體的漏極耦接柵極電壓高電位，該第七P型電晶體的柵極接收該第二時脈信號，該第七P型電晶體的源極耦接該第一節點，該第八P型電晶體的柵極耦接該第三節點，該第八P型電晶體的源極耦接該第二P型電晶體的漏極並形成第四節點，該第八P型電晶體的漏極耦接柵極電壓高電位。
作為可選的技術方案，該控制單元包含第三P型電晶體、第四P型電晶體、第五P型電晶體、第六P型電晶體、第七P型電晶體、第八P型電晶體及第九P型電晶體。其中，該第九P型電晶體的柵極接收該第一時脈信號，該第九P型電晶體的源極耦接柵極電壓低電位，該第九P型電晶體的漏極耦接該第三P型電晶體的源極並形成第二節點，該第三P型電晶體的柵極用以接收該第二時脈信號，該第三P型電晶體的漏極耦接柵極電壓高電位，該第四P型電晶體的柵極耦接該第二節點，該第四P型電晶體的源極耦接柵極電壓低電平，該第四P型電晶體的漏極耦接該第五P型電晶體的源極並形成第三節點，該第五P型電晶體的柵極耦接該第一節點，該第五P型電晶體的漏極耦接柵極電壓高電位，該第六P型電晶體的柵極耦接該第三節點，該第六P型電晶體的源極耦接該第七P型電晶體的漏極，該第六P型電晶體的漏極耦接柵極電壓高電位，該第七P型電晶體的柵極接收該第二時脈信號，該第七P型電晶體的源極耦接該第一節點，該第八P型電晶體的柵極耦接該第三節點，該第八P型電晶體的源極耦接該第二P型電晶體的漏極並形成第四節點，該第八P型電晶體的漏極耦接柵極電壓高電位。
作為可選的技術方案，該第一時脈信號與該第二時脈信號的相位差為180度。
此外，本發明還提出一種顯示裝置，包括上述移位寄存器裝置。
作為可選的技術方案呢，該顯示裝置還包含顯示面板及時序控制器，該顯示面板具有複數個以矩陣排列的像素，該移位寄存裝置受控於該時序控制器，用以序列輸出掃描信號以從該顯示面板的第一行像素逐一開啟至最後一行像素。
本發明的移位寄存裝置及顯示裝置，由於其各級移位寄存器所輸出的掃描信號僅需要三個時間段進行操作，其可在正確時間內被拉升，不會出現現有技術中2位階拉升的情況，即使輸出負載較大，也不會出現輸出波形失真的情況，從而避免了像素誤操作的發生。
以下結合附圖和具體實施例對本發明進行詳細描述，但不作為對本發明的限定。
附圖說明
圖1為現有技術中移位寄存器的電路圖；
圖2為圖1中各信號的時序圖；
圖3為本發明的顯示裝置的系統方塊圖；
圖4為本發明的移位寄存器裝置的方塊圖；
圖5A為本發明的第i級移位寄存器的方塊圖；
圖5B為本發明的第i級移位寄存器的第一實施例的電路圖；
圖6為圖5B中各信號的時序圖；
圖7為本發明的第i級移位寄存器的第二實施例的電路圖。
具體實施方式
以下各實施例的說明是參考附加的圖式，用以例示本發明可用以實施的特定實施例。本發明所提到的方向用語，例如「上」、「下」、「前」、「後」、「左」、「右」、「側面」等，僅是參考附加圖式的方向。因此，使用的方向用語是用以說明及理解本發明，而非用以限制本發明。
在以下實施例中，在不同的圖中，相同部分是以相同標號表示。
圖3為本發明一實施例的顯示裝置1000的系統方塊圖。請參照圖3，顯示裝置1000包括顯示面板10以及時序控制器20。顯示面板100的顯示區200內具有複數個以矩陣排列的像素。另外，顯示面板100的基板(未繪示，例如為玻璃基板)上的一側配置有移位寄存裝置100。移位寄存裝置100受控於時序控制器20，用以序列輸出掃描信號SS1～SSN以從顯示區AA內的第一行像素逐一開啟至最後一行像素。
更清楚來說，圖4為本發明的移位寄存裝置的方塊圖。請同時參照圖3與圖4，移位寄存裝置100包括N級電路結構實質上相同且彼此串接在一起的移位寄存器SR1～SRN。於本實施例中，由於移位寄存器SR1～SRN的電路結構與工作原理實質上相同，故在此僅針對第i級移位寄存器SRi來做說明如下。其中i為大於1的正整數。
圖5A為本發明的第i級移位寄存器的方塊圖；圖5B為本發明的第i級移位寄存器的第一實施例的電路圖。請同時參照圖3至圖5B，第i級移位寄存器SRi包括輸入單元101、輸出單元102以及控制單元103。其中，輸入單元101用以接收第(i-1)級移位寄存器SRi-1所輸出的掃描信號SSi-1(或稱第一掃描信號，下同)和時序控制器20所提供的第一時脈信號XCK，並據以輸出充電信號。於本實施例中，除了第1級移位寄存器SR1中的輸入單元101為接收時序控制器20所提供的起始信號SP和第一時脈信號XCK外，其餘移位寄存器中的輸入單元101為接收上一級移位寄存器所輸出的掃描信號和第一時脈信號XCK。
舉例來說，第2級移位寄存器SR2中的輸入單元101為接收第1級移位寄存器SR1所輸出的掃描信號SS1和第一時脈信號XCK，第3級移位寄存器SR3中的輸入單元101為接收第2級移位寄存器SR2所輸出的掃描信號SS2和第一時脈信號XCK，依此類推至第N級移位寄存器SRN中的輸入單元101為接收第(N-1)級移位寄存器SRN-1所輸出的掃描信號SSN-1和第一時脈信號XCK。
請繼續參照圖5A，輸出單元102耦接輸入單元101，用以接收輸入單元101所輸出的充電信號以及時序控制器20所提供的第二時脈信號CK，再結合控制單元103的第一輸出信號以決定輸出掃描信號SSi(或稱第二掃描信號，下同)。控制單元103耦接輸入單元101與輸出單元102，用以接收時序控制器20所提供的第二時脈信號CK及第一時脈信號XCK，並據以決定是否將柵極電壓高電位(VGH)(本實施例中，第一輸出信號為柵極電壓高電位)傳遞至輸出單元102。其中，時序控制器20所提供的第二時脈信號CK與第一時脈信號XCK的相位差為180度。
請參照圖5B，於本實施例中，輸入單元101具有第一P型電晶體T1。其中，第一P型電晶體T1的柵極接收第一時脈信號XCK，第一P型電晶體T1的源極接收第(i-1)級移位寄存器SRi-1所輸出的掃描信號SSi-1(第1級移位寄存器SR1接收起始信號SP)，第一P型電晶體T1的漏極則用以輸出充電信號。
本實施例中，輸出單元102具有第二P型電晶體T2。其中，第二P型電晶體T2的柵極耦接第一P型電晶體T1的漏極並形成第一節點BT，第二P型電晶體T2的源極用以接收時序控制器20所提供的第二時脈信號CK。
如圖5B所示，本實施例中，控制單元103具有第三P型電晶體T3、第四P型電晶體T4、第五P型電晶體T5、第六P型電晶體T6、第七P型電晶體T7、第八P型電晶體T8及電容C。其中，第三P型電晶體T3的柵極用以接收時序控制器20所提供的第二時脈信號CK，第三P型電晶體T3的源極耦接電容C的一端並形成第二節點W，第三P型電晶體T3的漏極耦接柵極電壓高電位(VGH)，電容C的另一端用以接收時序控制器20所提供的第一時脈信號XCK。第四P型電晶體T4的柵極耦接第二節點W，第四P型電晶體T4的源極耦接柵極電壓低電平(VGL)，第四P型電晶體T4的漏極耦接第五P型電晶體T5的源極並形成第三節點Q，第五P型電晶體T5的柵極耦接第一節點BT，第五P型電晶體T5的漏極耦接柵極電壓高電位(VGH)，第六P型電晶體T6的柵極耦接第三節點Q，第六P型電晶體T6的源極耦接第七P型電晶體T7的漏極，第六P型電晶體T6的漏極耦接柵極電壓高電位(VGH)，第七P型電晶體T7的柵極接收時序控制器20所提供的第二時脈信號CK，第七P型電晶體T7的源極耦接第一節點BT，第八P型電晶體T8的柵極耦接第三節點Q，第八P型電晶體T8的源極耦接第二P型電晶體T2的漏極並形成第四節點SSi，第八P型電晶體T8的漏極耦接柵極電壓高電位(VGH)。
請參考圖5A、圖5B及圖6，圖6為圖5B中各信號的時序圖。本實施例中是以第1級移位寄存器SR1為例進行詳述。於t1時間段，第1級移位寄存器SR1的輸入單元101接收到時序控制器20所提供的起始信號SP和第一時脈信號XCK，第一時脈信號XCK為低電位，第一P型電晶體T1被開啟以對第一節點BT進行預充電，將起始信號SP傳遞至第一節點BT，由於起始信號SP為低電位，故第一節點BT為低電位，從而第二P型電晶體T2被開啟，第二時脈信號CK(此時間段為高電位)傳遞至第四節點S作為掃描信號SS1輸出至第2級移位寄存器SR2，且同時開啟顯示面板10上AA區內相應的第i行像素。與此同時，由於第二時脈信號CK為高電位，第三P型電晶體T3及第七P型電晶體T7關閉，同時由於第一時脈信號XCK為低電位，第一節點BT為低電位，故，第五P型電晶體T5被開啟，柵極電壓高電位(VGH)傳遞至第三節點Q，導致第六P型電晶體T6及第八P型電晶體T8關閉，第八P型電晶體T8不傳遞柵極電壓高電位(VGH)至第四節點S。
於t2時間段，第一時脈信號XCK由低電位變成高電位，第二時脈信號CK由高電位變成低電位，第一P型電晶體T1關閉，由於第一節點BT在t1時間段為低電位，於t2時間段耦合效應(coupling effect)的影響而使得電位被進一步拉低，同時第二時脈信號CK(此時間段為低電位)傳遞至第四節點S以作為掃描信號SS1輸出至第2級移位寄存器SR2，由於掃描信號SS1被下拉至低電位，故同時關閉顯示面板10的AA區內相應的第i行像素。此外，第三P型電晶體T3被開啟，柵極電壓高電位(VGH)傳遞至第二節點W，導致第四P型電晶體T4關閉。由於第一節點BT為低電位，第五P型電晶體T5被開啟，柵極電壓高電位(VGH)傳遞至第三節點Q，第六P型電晶體T6及第八P型電晶體T8關閉，故第八P型電晶體T8與第四節點S之間無信號傳遞。第七P型電晶體T7由於第二時脈信號CK為低電位而被開啟，但由於第六P型電晶體T6關閉，兩者間不進行信號傳遞。
於t3時間段，第一時脈信號XCK由高電位變成低電位，第二時脈信號CK由低電位變成高電位，故第一P型電晶體T1被開啟，起始信號SP傳遞至第一節點BT，由於此時起始信號SP為高電位，故第一節點BT為高電位，從而第二P型電晶體T2關閉。與此同時，第三P型電晶體T3由於高電位的第二時脈信號CK而關閉，低電位的第一時脈信號XCK自電容C傳遞至第二節點W，第二節點W為低電位，使得第四P型電晶體T4被開啟，柵極電壓低電位(VGL)傳遞至第三節點Q，同時第五P型電晶體T5由於高電位的第二時脈信號CK而關閉，故第三節點Q為低電位，第八P型電晶體T8被開啟，柵極電壓高電位(VGH)傳遞至第四節點S以作為掃描信號SS1輸出至第2級移位寄存器SR2。此時，第七P型電晶體T7由於是高電位的脈信號CK而關閉，其與第六P型電晶體T6之間不發生信號傳遞。
據此，當時序控制器20提供起始信號SP給第1級移位寄存器SR1的輸入單元101，且分別提供相位差180度的第二時脈信號CK與第一時脈信號XCK給所有移位寄存器SR1～SRN時，移位寄存裝置100內的移位寄存器SR1～SRN會序列輸出掃描信號SS1～SSN，以從顯示區AA內的第一列像素逐一開啟至最後一列像素，而源極驅動器(未繪示)會提供對應的顯示資料給被移位寄存裝置100所開啟的行像素。顯示面板10即會顯示影像畫面。
請參考圖7，圖7為本發明的第i級移位寄存器的第二實施例的電路圖。與第一實施例不同的是，第一實施例中的電容C被第九P型電晶體T9所代替，第九P型電晶體T9的柵極接收時序控制器20所提供的第一時脈信號XCK，第九P型電晶體T9的源極耦接柵極電壓低電位(VGL)，第九P型電晶體T9的漏極耦接第三P型電晶體T3的源極並形成第二節點W。
本實施例的各信號的時序圖與第一實施例類似，請同時參考圖6及圖7。本實施例中是以第1級移位寄存器SR1為例進行詳述。於t1時間段，第1級移位寄存器SR1的輸入單元101接收到時序控制器20所提供的起始信號SP和第一時脈信號XCK，第一時脈信號XCK為低電位，第一P型電晶體T1被開啟以對第一節點BT進行預充電，將起始信號SP傳遞至第一節點BT，由於起始信號SP為低電位，故第一節點BT為低電位，從而第二P型電晶體T2被開啟，第二時脈信號CK(此時間段為高電位)傳遞至第四節點S作為掃描信號SS1輸出至第2級移位寄存器SR2，且同時開啟顯示面板10上AA區內相應的第i行像素。與此同時，由於第二時脈信號CK為高電位，第三P型電晶體T3及第七P型電晶體T7關閉，同時由於第一時脈信號XCK為低電位，第九P型電晶體T9被開啟，柵極電壓低電位(VGL)被傳遞至第二節點W，致使第二節點W為低電位，第四P型電晶體T4被開啟，同時，第一節點BT為低電位，致使第五P型電晶體T5被開啟，柵極電壓高電位(VGH)傳遞至第三節點Q，第三節點Q處於高電位，導致第六P型電晶體T6及第八P型電晶體T8關閉，第八P型電晶體T8不傳遞柵極電壓高電位(VGH)至第四節點S。
於t2時間段，第一時脈信號XCK由低電位變成高電位，第二時脈信號CK由高電位變成低電位，第一P型電晶體T1關閉，由於第一節點BT在t1時間段為低電位，於t2時間段耦合效應(coupling effect)的影響而使得電位被進一步拉低，同時第二時脈信號CK(此時間段為低電位)傳遞至第四節點S以作為掃描信號SS1輸出至第2級移位寄存器SR2，由於掃描信號SS1被下拉至低電位，故同時關閉顯示面板10的AA區內相應的第i行像素。此外，第九P型電晶體T9關閉，第三P型電晶體T3被開啟，柵極電壓高電位(VGH)傳遞至第二節點W，第二節點W處於高電位，導致第四P型電晶體T4關閉。由於第一節點BT為低電位，第五P型電晶體T5被開啟，柵極電壓高電位(VGH)傳遞至第三節點Q，第三節點Q處於高電位，致使第六P型電晶體T6及第八P型電晶體T8關閉，故第八P型電晶體T8與第四節點S之間無信號傳遞。第七P型電晶體T7由於第二時脈信號CK為低電位而被開啟，但由於第六P型電晶體T6關閉，兩者間不進行信號傳遞。
於t3時間段，第一時脈信號XCK由高電位變成低電位，第二時脈信號CK由低電位變成高電位，故第一P型電晶體T1被開啟，起始信號SP傳遞至第一節點BT，由於此時起始信號SP為高電位，故第一節點BT為高電位，從而第二P型電晶體T2關閉。與此同時，第九P型電晶體T9由於低電位的第一時脈信號XCK而被開啟，柵極電壓低電位(VGL)被傳遞至第二節點W，第二節點W處於低電位，同時第三P型電晶體T3由於高電位的第二時脈信號CK而關閉，第二節點W的低電位使得第四P型電晶體T4被開啟，柵極電壓低電位(VGL)傳遞至第三節點Q，同時第五P型電晶體T5由於高電位的第一節點BT而關閉，故第三節點Q為低電位，第八P型電晶體T8被開啟，柵極電壓高電位(VGH)傳遞至第四節點S以作為掃描信號SS1輸出至第2級移位寄存器SR2。此時，第七P型電晶體T7由於是高電位的脈信號CK而關閉，其與第六P型電晶體T6之間不發生信號傳遞。
本發明的移位寄存裝置及顯示裝置，由於其各級移位寄存器所輸出的掃描信號可在正確時間內被拉升，不會出現現有技術中2位階拉升的情況，即使輸出負載較大，也不會出現輸出波形失真的情況，從而避免了像素誤操作的發生。
藉由以上較佳具體實施例的詳述，是希望能更加清楚描述本發明的特徵與精神，而並非以上述所揭露的較佳具體實施例來對本發明的保護範圍加以限制。相反地，其目的是希望能涵蓋各種改變及具相等性的安排於本發明所欲申請的權利要求的保護範圍內。因此，本發明所申請的權利要求的保護範圍應該根據上述的說明作最寬廣的解釋，以致使其涵蓋所有可能的改變以及具相等性的安排。