延遲電路以及延遲方法
2023-05-30 22:59:16
專利名稱：：延遲電路以及延遲方法
技術領域：
：本發明有關於一種延遲電路以及相關方法，特別有關於一種可檢測延遲級是否有延遲錯誤的延遲電路以及相關方法。
背景技術：
：圖1為現有技術的延遲電路100的電路圖。延遲電路100包含多個延遲級101、103、105......10n(圖中僅繪出部分延遲級)，並使用選擇信號SS選擇某一數目的延遲級以使用所需延遲量延遲輸入數據信號Datain，以產生所需輸出數據信號Dataout。然而，在所選擇的延遲級中可能會有一個或多個延遲級產生錯誤的延遲量，因此可能會產生錯誤的輸出數據信號Dataout。為此，發展出了可用於檢測延遲電路是否有延遲錯誤的檢測方法。其中一種檢測方法是，將輸入時鐘信號輸入到一條路徑，此路徑具有特定數目的延遲電路的延遲級。然後確認輸出時鐘信號是否隨著輸入時鐘信號而改變。若是，則表示延遲電路處於好的狀態，若否，則路徑上的至少一延遲級具有延遲錯誤，此延遲電路便被認定為不可使用。此外，輸入時鐘信號在轉變成輸出時鐘信號時，會存在延遲時間。此延遲時間若小於特定值，則為可接受的延遲時間。因此，另一種檢測方法為將兩個輸入時鐘信號輸入到一條路徑，這兩個輸入時鐘信號具有微小的時間差異且此路徑具有特定數目的延遲電路的延遲級。然後確認輸出時鐘信號的改變(此改變是由兩輸入時鐘信號而造成)是否在可接受的延遲時間之內。若是，則表示延遲電路處於好的狀態，若否，則路徑上的至少一延遲級具有延遲錯誤，此延遲電路便被認定為不可使用。然而，此類機制具有不少缺點。舉例來說，輸入時鐘信號與輸出時鐘信號的改變之間若有延遲時間，則需要觸發器(flipflop)來檢測延遲電路是否有延遲錯誤。此外，延遲級可能具有在可允許範圍內的延遲量變化，但實際上難以判斷信號的延遲是延遲級可允許範圍內的延遲量變化還是不被允許的信號時間延遲，因此變動的延遲量變化可能會影響檢測結果。
發明內容因此，本發明的目的之一在於提供一種延遲電路，可檢測延遲鏈是否有延遲錯誤。本發明的另一目的是提供一種延遲電路，其具有多個延遲鏈，而延遲電路可檢測延遲鏈是否有延遲錯誤。本發明的一個實施例揭露了一種延遲電路，包含第一延遲模塊，具有第一延遲鏈，且第一延遲鏈具有至少一延遲級；延遲量測單元，耦合於第一延遲模塊，用於量測第一延遲鏈的第一延遲量以及第二延遲量，其中第一延遲量以及第二延遲量分別對應第一數目的延遲級以及第二數目的延遲級；以及錯誤判斷單元，耦合於延遲量測單元，用於根據第一和第二延遲量，判斷第一延遲鏈是否具有延遲錯誤。本發明的另一實施例揭露了一種延遲電路，包含第一延遲模塊，具有第一延遲鏈，且第一延遲鏈具有至少一延遲級；第二延遲模塊，具有第二延遲鏈，且第二延遲鏈具有至少一延遲級；延遲量測單元，耦合於第一延遲鏈以及第二延遲鏈，用於量測第一延遲鏈的第一延遲量以及第二延遲鏈的第二延遲量；以及錯誤判斷單元，耦合於延遲量測單元，用於根據第一和第二延遲量判斷第一延遲鏈或第二延遲鏈是否具有延遲錯誤。本發明的又一實施例揭露了一種延遲方法，包含量測第一延遲鏈的第一延遲量以及第二延遲量，其中第一延遲量以及第二延遲量分別對應第一數目的延遲級以及第二數目的延遲級；以及根據第一延遲量和第二延遲量判斷第一延遲鏈是否具有延遲錯誤。本發明的實施例還揭露一種延遲方法，包含量測第一延遲鏈的第一延遲量以及第二延遲鏈的第二延遲量；以及根據第一延遲量和第二延遲量判斷第一延遲鏈或第二延遲鏈是否具有延遲錯誤。根據前述電路，通過檢測延遲量可判斷是否具有延遲錯誤，從而避免了現有技術的問題。而且，根據本發明的延遲電路也可作為普通延遲電路使用，更增加了本發明的實用性。圖1為現有技術的延遲電路的電路圖。圖2a顯示本發明的一個實施例的延遲電路的方框圖。圖2b為圖2a所示的延遲電路在第一模式下的運作流程圖。圖2c為圖2a所示的延遲電路在第二模式下的運作流程圖。圖3為本發明第二實施例的包括多個延遲映射單元及映射延遲模塊的延遲電路的方框圖。圖4顯示圖2a所示的延遲映射單元的詳細結構的電路圖。圖5顯示圖2a所示的映射延遲模塊的詳細結構的電路圖。圖6顯示圖2a所示的延遲量測單元的詳細結構的電路圖。圖7為包含主延遲鏈及偏置延遲鏈的延遲電路的電路圖。圖8為本發明一個實施例的延遲映射單元的電路圖。圖9顯示了根據本發明另一實施例的延遲電路的方框圖，其可檢測延遲鏈是否具有延遲錯誤。圖IO顯示了圖9的延遲模塊的其中一例。圖11顯示了圖9所示的延遲量測單元的動作示意圖。圖12顯示了圖9所示的延遲電路動作的流程圖。z圖13顯示了根據本發明的另一實施例的延遲電路的方框圖，其可檢測延遲鏈是否具有延遲錯誤。圖14顯示了圖13所示的延遲電路動作的流程圖。具體實施方式在本說明書以及權利要求當中使用了某些詞彙來指稱特定的元件，本領域的技術人員應可理解，硬體製造商可能會用不同的名詞來稱呼同一個元件，本說明書及權利要求並不以名稱的差異作為區分元件的方式，而是以元件在功能上的差異作為區分的準則，在通篇說明書及權利要求書當中所提及的"包含有"是開放式的用語，故應解釋成"包含有但不限定於"，此外，"耦合"一詞在此包含任何直接及間接的電氣連接手段，因此，若文中描述第一裝置耦合於第二裝置，則代表第一裝置可以直接電氣連接於第二裝置，或通過其它裝置或連接手段間接地電氣連接至第二裝置。圖2a顯示本發明實施例的用於產生映射表並根據映射表選擇合適的延遲級數目的延遲電路200的方框圖。延遲電路200包括延遲量測單元201、存儲裝置203、延遲映射單元205以及映射延遲模塊207。延遲量測單元201用於根據參考信號RS及參考時鐘信號RCLK產生映射表MT、映射使能信號MES、環狀使能信號(ringenablesignal)RES以及延遲選擇信號DS。存儲裝置203(例如，緩存器或內存)，耦合於延遲量測單元201，用於存儲來自延遲量測單元201的映射表MT。延遲映射單元205，耦合於存儲裝置203及延遲量測單元201，由映射使能信號MES控制，以根據第一模式(映射表產生模式)中的延遲選擇信號DS以及第二模式(標準模式)中的輸入延遲選擇信號IDS及映射表MT的映射值產生映射延遲選擇信號MDS。映射延遲模塊207，耦合於延遲量測單元201及延遲映射單元205，由環狀使能信號RES控制，在第一模式中用於產生對應於映射延遲選擇信號MDS的參考信號RS，以及在第二模式中用於根據映射延遲選擇信號MDS延遲輸入數據信號Datain以產生輸出數據信號Dataouto簡要來說，延遲電路200的運作可分為兩個步驟第一步驟是在第一模式中，根據延遲電路中的參考信號RS產生映射表MT。第二步驟是在第二模式中，根據映射表MT的映射值來映射輸入延遲選擇信號IDS以選擇出映射延遲模塊207的合適的延遲級數目。圖2b為在第一模式(映射表產生模式)下延遲電路200的運作流程圖。包括步驟2001:映射使能信號MES控制延遲映射單元205以根據延遲選擇信號DS產生映射延遲選擇信號MDS。在其它模式下，輸入延遲選擇信號IDS根據存儲於存儲裝置203中的映射表MT轉換為映射延遲選擇信號MDS。因此在其它模式下，通過映射延遲選擇信號MDS選擇的延遲級數目與輸入延遲選擇信號IDS選擇的延遲級數目可能不同。然而，在此模式中，由映射延遲選擇信號MDS選擇的延遲級數目與延遲選擇信號DS的數目相等。步驟2003:環狀使能信號RES控制映射延遲模塊207以產生對應於延遲級N的參考信號RS，延遲級N是由映射延遲選擇信號MDS選擇。在本實施例中參考信號RS為周期信號，可以指示映射延遲模塊207中每個延遲級的實際延遲量。映射延遲模塊207的詳細結構以及參考信號RS的產生過程將在下文進行詳細描述。步驟2005:根據參考信號RS及參考時鐘信號RCLK獲得由延遲級N選擇的延遲級的實際延遲量。其中延遲級N由映射延遲選擇信號MDS所選擇。步驟2007:判斷由映射延遲選擇信號MDS所選擇的延遲級N是否為延遲電路的最終延遲級。如果是，進行步驟2009;如果否，則令N-N+1，並返回步驟2003。步驟2009:延遲量測單元201根據所有延遲級的實際延遲量產生映射表MT。在一個實施例中，映射表MT根據具有實際延遲量的延遲級數目？生，其實際延遲量與最初選擇的延遲級的延遲量的差異最小。例如，如果輸入延遲選擇信號IDS選擇延遲量為1微秒的3個延遲級，並且這3個延遲級的實際延遲量為0.6微秒，5個延遲級的實際延遲量為1.1微秒。接著，映射表將3個延遲級映射到5個延遲級，也就是說，映射延遲選擇信號MDS會選擇5個延遲級來替代3個延遲級。需要注意的是，本機制僅用於說明本發明，並非是對本發明的限制。任何基於本發明構思的機制均涵蓋於本發明所申請的專利範圍內。當然，在某些實施例中，根據延遲電路中所有的延遲級產生映射表MT，但映射表MT也可以僅根據部分延遲級產生。映射表MT不僅用於指示映射延遲模塊207的實際延遲量，更用於滿足不同的需求。例如，根據映射表MT，映射延遲模塊207中的延遲電路可以為單調延遲鏈(monotonicdelaychain)。映射表MT也可使得映射延遲模塊207中的延遲電路的延遲級彼此之間具有最小的延遲量差異。具體範例將在以下進行詳細描述。在第一模式下，映射使能信號MES控制延遲映射單元205發送延遲選擇信號DS，來選擇映射延遲模塊207的延遲級數目，因此，映射延遲模塊207可以產生對應於所選延遲級數目的參考信號RS(在本實施例中為周期信號，但並非對本發明的限制)。參考信號RS可以指示所選延遲級數目的實際延遲量。接著，延遲量測單元201根據參考信號RS產生映射表MT。圖2c為在第二模式(標準模式)下延遲電路200的運作流程圖。包括步驟2002:映射使能信號MES控制延遲映射單元205以根據輸入延遲選擇信號IDS及存儲於存儲裝置203的映射表MT的映射值產生映射延遲選擇信號MDS。在第二模式下，映射延遲選擇信號MDS根據輸入延遲選擇信號IDS而不是延遲選擇信號DS產生，並且依據映射延遲選擇信號MDS及輸入延遲選擇信號IDS所選擇的延遲級數目可能不同。步驟2004:根據映射延遲選擇信號MDS選擇映射延遲模塊207的延遲級。步驟2006:環狀使能信號RES控制映射延遲模塊207依據映射延遲選擇信號MDS所選擇的延遲級來延遲輸入數據信號Datain以產生輸出數據信號Dataout，而不是產生參考信號RS。在第二模式下，延遲映射單元205根據映射表MT的映射值，將輸入延遲選擇信號IDS映射到映射延遲選擇信號MDS，以選擇合適的延遲級數目，因此可提供期望延遲量或期望延遲電路形式。例如，如果由輸入延遲選擇信號IDS所選擇的最初延遲級數目為2，並且由映射延遲選擇信號MDS選擇的最初延遲級數目相對應的映射延遲級數目為3，則映射值為3。需要注意的是，本發明不限於圖2a所揭露的所有裝置。所本領域技術人員應可以僅利用延遲量測單元201及映射延遲模塊207產生映射表MT。另外，上述映射表MT不限於由上述電路獲得。如果預設至少一特定映射值或通過其它電路或程序獲得映射表MT，延遲映射單元205可用於將輸入延遲選擇信號IDS映射到映射延遲選擇信號MDS，以根據映射值選擇合適的延遲級數目。另外，延遲電路200不限於應用於單一延遲映射單元。圖3為本發明第二實施例的包括多個延遲映射單元及映射延遲模塊的延遲電路300的方框圖。如圖3所示，延遲電路300包括多個延遲映射單元305、307、309及多個映射延遲模塊311、313、315。延遲映射單元305、307、309均耦合於延遲量測單元301與存儲裝置303，以根據存儲於存儲裝置303中的映射表MT分別將輸入延遲選擇信號IDS1，IDS2IDSN映射到映射延遲選擇信號MDS1，MDS2MDSN。映射延遲模塊311、313、315用於根據映射延遲選擇信號MDS1,MDS2MDSN延遲輸入數據信號Datainl，Datain2DatainN，以分別產生輸出數據信號Dataoutl，Dataout2DataoutN。如果映射延遲模塊311、313、315具有相同的特性，則其可使用相同的映射表。另外，如果映射延遲模塊311、313、315具有不同的特性，其可以分別產生參考信號RS1，RS2RSN以產生不同的映射表，以及延遲映射單元305、307、309可以根據不同的映射表將輸入延遲選擇信號IDS1，IDS2IDSN映射到映射延遲選擇信號MDS1，MDS2MDSN。圖4顯示圖2a所示的延遲映射單元205的詳細結構的電路圖。延^E映射單元205包括第一多路復用器401以及第二多路復用器403。第一多路復用器401，耦合於存儲裝置203，用於根據輸入延遲選擇信號IDS輸出存儲於存儲裝置203中映射表MT的映射值。第二多路復用器403，耦合於第一多路復用器401並由映射使能信號MES控制，用於在第一模式下輸出作為映射延遲選擇信號MDS的延遲選擇信號DS,以及在第二模式下輸出作為映射延遲選擇信號MDS的映射值。圖5顯示圖2a所示的映射延遲模塊207的詳細結構的電路圖。映射延遲模塊207包括延遲鏈501以及多路復用器503，在本實施例中，參考信號RS為周期信號。多路復用器503用於在第一模式下輸出參考信號RS以及在第二模式下輸出輸入數據信號Datain。延遲鏈501，包括多個延遲級，用於在第一模式下產生參考信號RS以及用於在第二模式下根據輸入到多路復用器503的輸入數據信號Datain以及映射延遲選擇信號MDS產生輸出數據信號Dataout。依據映射延遲選擇信號MDS選擇合適的延遲級數目，以及從延遲鏈501輸出對應於所選的延遲級的輸出數據信號Dataout及參考信號RS。在這種情況下，如果映射延遲選擇信號MDS選擇了d個延遲級，則參考信號RS的周期為2(ti+td)，其中2ti是參考信號RS對應於無延遲級時的周期，td為對應於d個延遲級的延遲。需要注意的是，雖然映射延遲模塊207更包括與延遲鏈501的結構相匹配的反向器505，以便產生參考信號RS，如果延遲電路的結構不同，反向器505可以省略。圖6顯示圖2a所示的延遲量測單元201的詳細結構的電路圖。延遲量測單元201包括控制單元601、周期計數器603、使能信號產生器605以及參考計數器607。周期計數器603用於計數周期信號(參考信號RS)以產生周期計數值。使能信號產生器605，耦合於周期計數器603，用於根據周斯計數值產生使能信號ES。參考計數器607，由使能信號ES控制，用於計數參考時鐘信號RCLK以產生對應於兩個不同映射延遲選擇信號MDS的兩個不同周期^f言號之間的計數差值CD(countdifference)。控制單元601，耦合於周期計數器603以及參考計數器607，用於控制周期計數器603以及參考計數器607根據計數差值CD產生映射表MT，以及用於產生映射使能信號MES、環狀使能信號RES以及延遲選擇信號DS。周期計數器603被重置為接近於0的負數，參考計數器607被設為0。接著，依據延遲選擇信號DS選擇延遲級數目，以及映射延遲模塊207輸出對應於所選擇的延遲級的周期信號(參考信號RS)到周期計數器603，以便周期計數器603開始遞增計數。當周期計數值達到0時，使能信號產生器605控制使能信號ES為1，以便使能參考計數器607開始遞增計數。當周期計數器603達到特定值M時，使能信號ES被設為0以停止參考計數器607以及環狀使能信號RES被設為0。在一段時間後，控制單元601重置周期計數器603為接近於0的負數，設置延遲選擇信號DS為O(亦即，使映射延遲模塊207提供無延遲級的周期信號)，以及設置環狀使能信號RES為1。接著執行上述相同的運作，但此時參考計數器607為遞減計數。這樣，可以獲得對應於所選擇的延遲級數目的周期信號與對應於無延遲級的周期信號之間的計數差值CD。如果參考時鐘信號的周期為tr，則理想的計數差值CD為2Mtd/tr。通過重複上述的運作，可以獲得對應於所有延遲級的周期信號與對應於無延遲級的周期信號的所有計數差值CD。接下來，控制單元601可以根據計數差值CD產生映射表MT。需要注意的是，雖然在本實施例中，計數差值CD用於指示延遲級之間的關係，如果已知延遲級的延遲量，則也可以根據計數差值CD獲得延遲級的延遲量。需要注意的是，圖6所示的裝置與運作僅為實施例，並非對本發明的限制。例如，控制單元601可僅從參考計數器607接收對應於延遲級的參考計數值，並傳送參考計數值至其它裝置，以便根據參考計數值計算,表MT。用於計算映射表MT的裝置可以為微處理器，其可獨立於延遲量測單元201或整合於延遲量測單元201中。任何基於本發明的修改及替換形式皆涵蓋於本發明所申請的專利範圍內。因為可能需要獲得全部或部分的計數差值，映射表MT可以根據所期望的結果來決定。表l為理想計數差值與實際計數差值之間關係的例表。延遲級數目01234實際計數差值017524380理想計數差值020406080表1從理想計數差值來看，延遲電路為單調延遲電路，但是從實際計數差值來看，延遲電路為非單調延遲電路。因此，如果期望延遲電路為單調延遲電路，將得到如表2所示的映射表。雖然輸入延遲選擇信號IDS選擇了2個延遲級，但映射值為3。相似的，雖然輸入延遲選擇信號IDS選擇了3個延遲級，但映射值為2。這樣，每一個所選擇的延遲級數目將有最接近於理想延遲量的延遲量。經由本實施例中表2映射後的延遲電路為單調延遲電路。IDS01234映射值01324表2另外，如果電路的設計不允許記錄所有的計數差值，每個所選擇的延遲級數目皆期望有最接近於理想延遲量的延遲量。可以產生不同於表2所示映射表的其它類型的映射表。例如，僅可選擇具有大於理想計數差值的實際計數差值的延遲級作為用於映射的延遲級。表3所示則為此類映射表，其參考表1所示的關係。在此情況下，雖然理想計數差值與實際計數差值之間的誤差為32，延遲電路仍然為單調延遲電路，並可以減少用於記錄計數差值的空間。IDS01234映射值02244i如果延遲鏈為高解析度延遲鏈，存儲裝置可以僅包含簡單的映射表，而不是對應於所有延遲級的映射表，以節省存儲空間。表4為高解析度—延遲鏈的理想計數差值與實際計數差值之間關係的範例。延遲鏈包括16個延遲級，但理想計數差值的數目僅為4個。因此，1個延遲級的實際計數差值可以與第一理想計數差值20相比較，2個延遲級的實際計數差值可以與第二理想計數差值40相比較，等等。從而可以相應地產生映射表。tableseeoriginaldocumentpage17表4表5是對應於表4的高解析度延遲鏈的映射表的範例。在此情況下，最初延遲級映射到具有大於理想計數差值的實際計數差值的最接近的延遲級。根據表5所示的映射表，延遲電路為單調延遲電路。在此情況下，輸入延遲選擇信號IDS與預設參數n(本實施例中n為4)相乘以產生映射延遲選擇信號MDS，用於選擇映射延遲級。tableseeoriginaldocumentpage17表5然而，這種結構的映射延遲模塊207的延遲量將具有較大的誤差。圖7為具有主延遲鏈及偏置延遲鏈的延遲電路1200的電路圖。如圖7所示，為了減少最初延遲級與映射延遲級之間的差值，延遲鏈可以包含主延遲鏈1201，用於根據輸入延遲選擇信號IDS提供主延遲量，以及偏置延遲鏈1203，用於根據偏置延遲選擇信號提供偏置延遲量來修正實際延遲量與理想延遲量之間的差值。圖8為本發明實施例的延遲映射單元1300的電路圖。如圖8所示，延遲映射單元包括多路復用器1301與1303、乘法器1305以及累加器1307。多路復用器1301，耦合於存儲裝置1309，用於根據輸入延遲選擇信號IDS輸出存儲於存儲裝置1309的映射表中的映射值以及偏置表中的偏置延遲選擇信號OS。多路復用器1303，耦合於累加器1307，用於在第一模式下輸出延遲選擇信號DS以作為映射延遲選擇信號MDS，以及在第二模式下輸出結合輸入延遲選擇信號CIDS作為映射延遲選擇信號MDS。乘法器1305，耦合於累加器1307，用於產生乘法輸入延遲選擇信號MIDS。累加器1307用於結合乘法輸入延遲選擇信號MIDS及偏置延遲選擇信號OS以產生結合輸入延遲選擇信號CIDS。另外，如圖7所示的延遲電路1200並不限於使用於表4與表5的高解析度電路。主延遲鏈1201可以依據主延遲選擇信號直接選擇，其等於輸入延遲選擇信號IDS，而不是預設參數n與輸入延遲選擇信號IDS相乘。偏置延遲鏈1203依據偏置延遲選擇信號來選擇，其根據輸入延遲選擇信號IDS從存儲於存儲裝置中的偏置表中選擇。這樣，不僅可獲得單調延遲電路，更可以減少實際延遲量與理想延遲量之間的差值。根據上述電路以及方法，不僅可以通過映射獲得所期望的延遲量，更可根據產生於延遲電路的參考信號產生用於映射的映射表。也可相應的獲得單調延遲電路。通過映射來產生映射表及選擇期望延遲級的步驟可以利用相同的電路運作。根據前述機制所量測的延遲量也可運用在其它目的上。舉例來說，在延遲量被量測後，可根據量測結果判斷延遲電路中的延遲級是否具有延遲錯誤。圖9至圖14即揭露了此類機制。圖9顯示了根據本發明一個實施例的延遲電路的方框圖，其可檢測延遲鏈是否具有延遲錯誤。如圖9所示，延遲電路900包含延遲模塊901、延遲量測單元903以及錯誤判斷單元卯5。延遲模塊901具有延遲鏈902，且延遲鏈902具有至少一延遲級。延遲量測單元903量測延遲模塊的第一延遲量以及第二延遲量，其中第一延遲量以及第二延遲量分別對應第一數目的延遲級以及第二數目的延遲級。錯誤判斷單元905用於根據第一和第二延遲l:判斷延遲模塊901中的延遲鏈是否具有延遲錯誤。903產生延遲碼DC，其對應於參考時鐘信號RCLK以及參考信號RS，而代表了對應延遲鏈902的不同數目延遲級的延遲量，參考信號RS可為周期性信號。錯誤判斷單元905根據延遲碼DC，產生錯誤標記(failflag)以表示延遲鏈902是否具有延遲錯誤。在本實施例中，延遲模塊901在偵錯模式下輸出參考信號RS，並在正常模式下延遲輸入數據信號Datain以產生輸出數據信號Dataout。而且，延遲量測單元903使用環狀使能信號RES以及錯誤判斷單元905使用模式選擇信號MS來共同控制延遲模塊901，以輸出參考信號RS或輸出數據信號Dataout。錯誤選擇信號FS用於在偵錯模式下選擇延遲級，且延遲模塊901根據所選擇的延遲級輸出參考信號RS。輸入選擇信號IS用於在正常模式下選擇延遲級，且延遲模塊901對應所選擇的延遲級輸出輸出數據信號Dataout。圖10顯示了圖9的延遲模塊901的其中一例。在此例中，如前所述參考信號RS為周期信號。如圖10所示，延遲模塊901包含延遲鏈902、多路復用器1001和1003。多路復用器1001由環狀使能信號RES控制，在正常模式輸出輸入數據信號Datain給延遲鏈902，或是在偵錯模式下輸出參考信號RS給延返鏈902。多路復用器1003由模式選擇信號MS控制，在偵錯模式輸出錯誤選擇信號FS給延遲鏈902，或是在正常模式下輸出輸入選擇信號IS給延遲鏈902。圖11顯示了圖9所示的延遲量測單元動作的信號時序示意圖。如圖11所示，參考信號RS在使能信號ES的周期內被計數以產生周期計數值-lM。而且，參考時鐘信號RCLK被計數以產生參考計數值，且根據周期計數值以及參考計數值之間的關係產生延遲碼。須注意的是，雖然周期計數值從-1開始，其僅為計數方便，並非用於限定本發明。周期計數值可以從任何數值開始。圖12顯示了圖9所示的延遲電路動作的流程圖。請結合圖—9至圖12以了解根據本發明的第一實施例的延遲電路的動作。須注意的是，圖12中的步驟僅用於舉例，並非用於限定本發明。如圖12所示，這些步驟包含.-步驟1201:開始。步驟1203:將模式選擇信號MS設定成1;並將錯誤選擇信號FS設定成初始值。步驟1205:觸發延遲量測單元以動作。步驟1207:等待量測完成。步驟1209:將錯誤選擇信號FS調整成下一個值，也就是，選擇下一個延遲級數目，此延遲級數目為當前延遲級數目加1或加上非1的預設整數值；並將延遲碼DC存儲成預先延遲碼。步驟1211:觸發延遲量測單元以動作。步驟1213:等待量測完成。步驟1215:確認延遲碼DC和預先延遲碼之間的差異是否小於預定值。若是，到步驟1219;若否，則到步驟1217。步驟1217:將錯誤標記設成l，其表示被量測的延遲電路具有延遲錯誤。步驟1219:確認錯誤選擇信號FS是否為最後值。若否，到步驟1221;若是，則到步驟1223。步驟1221:將錯誤選擇信號FS調整成下一個值，並將延遲碼DC存儲成預先延遲碼。步驟1223:結束。圖13顯示了根據本發明另一實施例的延遲電路的方框圖，其可檢測任一延遲鏈是否具有延遲錯誤。前述第一實施例用於檢測延遲電路中的延遲級是否有延遲錯誤，本發明還提供了第二實施例，其也可檢測多個延遲電路中的任一延遲級是否有延遲錯誤。如圖13所示，延遲電路1350包含延遲量測單元1351、錯誤判斷單元1353以及多個延遲模塊1355、1357以及1359。延遲量測單元1'351用於量測延遲模塊1355、1357以及1359的相同或不同的延遲級的延遲量，以,4斷延遲模塊1355、1357以及1359是否具有延遲錯誤。在此實施例中，延遲電路1350更包含多路復用器1361，且錯誤判斷單元1353輸出信道選擇信號CHS以選擇延遲模塊1355、1357以及1359中的哪一個可輸出如參考信號RS1、RS2和RSN或是輸出數據信號Dataoutl、Dataout2、Dataout3之類的相關信號。圖14顯示了圖13所示的延遲電路1350動作的流程圖。請結合圖13至圖14以了解根據本發明的第二實施例的延遲電路的動作。須注意的是，圖14中的步驟僅用於舉例，並非用於限定本發明。如圖14所示，這些步驟包含步驟140h開始。步驟1403:將模式選擇信號MS設定成1;並將錯誤選擇信號FS設定成初始值。步驟1405:將信道選擇信號CHS設定為0。步驟1407:觸發延遲量測單元以動作。步驟1409:等待量測完成。步驟1411:將信道選擇信號CHS調整成下一個值(加1或加上非1的預設整數值)，也就是選擇不同於當前延遲模塊的下一延遲模塊；並將延遲碼DC存儲成預先延遲碼。步驟1413:觸發延遲量測單元以動作。步驟1415:等待量測完成。步驟1417:確認延遲碼DC和預先延遲碼之間的差異是否小於預定值。若是，到步驟1419;若否，則到步驟1423。步驟1419:是否所有的延遲模塊都被檢測過若是，則到步驟1425;若否，則到步驟1421。步驟1421:將信道選擇信號CHS調整成下一個值(加1或加上非1的預設整數值)。步驟1423:將錯誤標記設成l，其表示被量測的延遲電路具有延遲錯誤。然後到步驟1429。步驟1425:確認錯誤選擇信號FS是否為最後值。若否，到步驟1427;若是，則到步驟1429。步驟1427:將錯誤選擇信號FS調整成下一個值(加1或加上非1的預設整數值)，並將信道選擇信號CHS設定成O。步驟1429:結束。簡單來說，延遲電路1350量測每一個延遲模塊中相同數目的延遲級(例如，3個延遲級)的延遲量(也就是延遲碼DC)，並根據量測結果判斷每一延遲模塊是否具有延遲錯誤。若未發現延遲錯誤，則選擇下一數目的延遲級(例如，4個延遲級)並量測其延遲量，然後根據其量測結果判斷每一延遲模塊是否具有延遲錯誤。此類步驟可一直持續直到發現延遲錯誤或是量測過所有的延遲級為止。然而，上述的動作並非用於限定本發明。延遲量測單元1351可量測延遲模塊不同數目的延遲級。舉例來說，延遲量測單元1351可量測延遲模塊1355的3個延遲級和延遲模塊1357的4個延遲級的延遲量，並觀察兩延遲量之間的差異是否大於預定值，並由此判斷延遲模塊1355和1357是否具有延遲錯誤。根據前述電路，通過檢測延遲量可判斷是否具有延遲錯誤，從而避免了現有技術的問題。而且，根據本發明的延遲電路也可作為普通延遲電路使用，更增加了本發明的實用性。請注意，權利要求中標號(a)及(b)僅為表述方便簡潔，並非是對順序的限定。所屬
技術領域：
的技術人員可輕易完成的均等改變或潤飾均屬於本發明所主張的範圍，本發明的權利範圍應以權利要求書所限定的範圍為準。權利要求1.一種延遲電路，其特徵在於，所述延遲電路包括包含第一延遲模塊，具有第一延遲鏈，且所述第一延遲鏈具有至少一延遲級；延遲量測單元，耦合於所述第一延遲模塊，用於量測所述第一延遲鏈的第一延遲量以及第二延遲量，其中所述第一延遲量以及所述第二延遲量分別對應第一數目的延遲級以及第二數目的延遲級；以及錯誤判斷單元，耦合於所述延遲量測單元，用於根據所述第一延遲量和所述第二延遲量判斷所述第一延遲鏈是否具有延遲錯誤。2.如權利要求1所述的延遲電路，其特徵在於，所述延遲量測單元根據來自所述第一延遲模塊的多個周期信號，量測所述第一延遲鏈的所述第一延遲量以及所述第二延遲量，且所述多個周期信號對應第一延遲級數目以及第二延遲級數目。3.如權利要求2所述的延遲電路，其特徵在於，所述第一延遲鏈在偵錯模式下輸出所述多個周期信號，且在正常模式下延遲輸入信號以產生輸出信號。4.如權利要求3所述的延遲電路，其特徵在於，所述錯誤判斷單元耦合於所述第一延遲模塊，在所述正常模式下輸出選擇信號以選擇對應於所述多個周期信號其中之一的延遲級數目，且所述錯誤判斷單元以及所述延遲量測單元共同控制所述第一延遲模塊，決定所述第一延遲模塊運作於所述偵錯模式和所述正常模式其中之一。5.如權利要求4所述的延遲電路，其特徵在於，所述延遲量測單元包含周期計數器，用於計數所述多個周期信號其中之一以產生周期計數值；使能信號產生器，耦合於所述周期計數器，用於根據所述周期計數值產生使能信號；參考計數器，耦合於所述使能信號產生器，用於根據所述使能信號以及所述周期信號計數參考時鐘信號，以產生代表所述第一延遲量或所述第二延遲量的延遲碼；以及控制單元，耦合於所述周期計數器以及所述參考計數器，用於控制所述周期計數器以及所述參考計數器，並用於控制所述第一延遲模塊是否輸出所述多個周期信號。6.如權利要求1所述的延遲電路，其特徵在於，所述延遲電路還包含第二延遲模塊，具有第二延遲鏈，且所述第二延遲鏈具有至少一延遲級；所述延遲量測單元更量測所述第一延遲鏈的第三延遲量以及所述第二延遲鏈的第四延遲量，且所述錯誤判斷單元更根據所述第三延遲量和所述第四延遲量判斷所述第一延遲鏈或所述第二延遲鏈是否具有延遲錯誤。7.如權利要求6所述的延遲電路，其特徵在於，所述第三延遲量和所述第四延遲量對應於所述第一延遲鏈和所述第二延遲鏈的相同數目的延遲級。8.—種延遲電路，其特徵在於，所述延遲電路包含第一延遲模塊，具有第一延遲鏈，且所述第一延遲鏈具有至少一延遲級；第二延遲模塊，具有第二延遲鏈，且所述第二延遲鏈具有至少一延遲級；延遲量測單元，耦合於所述第一延遲鏈以及所述第二延遲鏈，用於量測所述第一延遲鏈的第一延遲量以及所述第二延遲鏈的第二延遲量；以及錯誤判斷單元，耦合於所述延遲量測單元，用於根據所述第一延遲量和所述第二延遲量判斷所述第一延遲鏈或所述第二延遲鏈是否具有延遲錯誤。9.如權利要求8所述的延遲電路，其特徵在於，所述第一延遲量和所述第二延遲量對應於所述第一延遲鏈和所述第二延遲鏈的相同數目的延遲級。10.如權利要求8所述的延遲電路，其特徵在於，所述錯誤判斷單元根據來自所述第一延遲模塊以及所述第二延遲模塊的多個周期信號，量測所述第一延遲量以及所述第二延遲量，且所述多個周期信號對應第一延遲級數目以及第二延遲級數目。、、11.如權利要求10所述的延遲電路，其特徵在於，所述第一延遲模塊以及所述第二延遲模塊在偵錯模式下輸出所述多個周期信號，且在正常模式下延遲輸入信號以產生輸出信號。12.如權利要求11所述的延遲電路，其特徵在於，所述錯誤判斷單元耦合於所述第一延遲模塊以及所述第二延遲模塊，並輸出選擇信號以在所述偵錯模式中選擇對應於所述多個周期信號的延遲級數目，且所述錯誤判斷單元以及所述延遲量測單元共同控制所述第一延遲模塊或所述第二延遲模塊，決定所述第一延遲模塊或所述第二延遲模塊運作於所述偵錯模式和所述正常模式其中之一。13.如權利要求10所述的延遲電路，其特徵在於，所述延遲量測單元包含周期計數器，用於計數所述多個周期信號其中之一以產生周期計數值；使能信號產生器，耦合於所述周期計數器，用於根據所述周期計數值產生使能信號；參考計數器，耦合於所述使能信號產生器，用於根據所述使能信號以及所述周期信號計數參考時鐘信號，以產生代表所述第一延遲量或所述第二延遲量的延遲碼；以及控制單元，耦合於所述周期計數器以及所述參考計數器，用於控制所述周期計數器以及所述參考計數器，並用於控制所述第一延遲模塊或所述第二延遲模塊以決定是否輸出所述多個周期信號。14.一種延遲方法，其特徵在於，所述延遲方法包含(a)'量測第一延遲鏈的第一延遲量以及第二延遲量，其中所述第一延遲量以及所述第二延遲量分別對應第一數目的延遲級以及第二數目的延遲級；以及(b)根據所述第一延遲量和所述第二延遲量判斷所述第一延遲鏈是否具有延遲錯誤。15.如權利要求14所述的延遲方法，其特徵在於，所述步驟(a)是根據來自所述第一延遲鏈的多個周期信號量測所述第一延遲鏈的所述第一延遲量以及所述第二延遲量，且所述多個周期信號對應第一延遲級數目以及第二延遲級數目。16.如權利要求15所述的延遲方法，其特徵在於，還包含控制所^E第一延遲鏈在偵錯模式下輸出所述多個周期信號，且在正常模式下延遲輸入信號以產生輸出信號。17.如權利要求15所述的延遲方法，其特徵在於，所述步驟(a)包含計數至少一周期信號以產生周期計數值；根據所述周期計數值產生使能信號；以及根據所述使能信號以及所述周期信號計數參考時鐘信號，以產生代表所述第一延遲量或所述第二延遲量的計數值。18.如權利要求14所述的延遲方法，其特徵在於，還提供第二延遲鏈，所述步驟(a)更量測所述第一延遲鏈的第三延遲量以及所述第二延遲鏈的第四延遲量，且所述步驟(b)更根據所述第三延遲量和所述第四延遲量判斷所述第一延遲鏈或所述第二延遲鏈是否具有延遲錯誤。19.如權利要求18所述的延遲方法，其特徵在於，所述第三延遲量和所述第四延遲量對應於所述第一延遲鏈和所述第二延遲鏈的相同數目的延遲級。20.—種延遲方法，其特徵在於，所述延遲方法包含(a)量測第一延遲鏈的第一延遲量以及第二延遲鏈的第二延遲量；以及(b)根據所述第一延遲量和所述第二延遲量判斷所述第一延遲鏈或所述第二延遲鏈是否具有延遲錯誤。21.如權利要求20所述的延遲方法，其特徵在於，所述第一延遲量和所述第二延遲量對應於所述第一延遲鏈和所述第二延遲鏈的相同數目的延遲級。22.如權利要求20所述的延遲方法，其特徵在於，所述步驟(a)根據來自所述第一延遲鏈以及所述第二延遲鏈的多個周期信號，量測所述第一延遲量以及所述第二延遲量，且所述多個周期信號對應第一延遲級數目以及第二延遲級數百。23.如權利要求22所述的延遲方法，其特徵在於，還控制所述第一延遲鏈以及所述第二延遲鏈在偵錯模式下輸出所述多個周期信號，且在正常模式下延遲輸入信號以產生輸出信號。24.如權利要求23所述的延遲方法，其特徵在於，所述步驟(a)包含計數所述多個周期信號其中之一以產生周期計數值；根據所述周期計數值產生使能信號；以及根據所述使能信號以及所述周期信號計數參考時鐘信號，以產生代表所述第一延遲量或所述第二延遲量的計數值。全文摘要本發明提供一種延遲電路以及延遲方法，所述延遲電路包含第一延遲模塊，具有第一延遲鏈，且第一延遲鏈具有至少一延遲級；延遲量測單元，耦合於第一延遲模塊，用於量測第一延遲鏈的第一延遲量以及第二延遲量，其中第一延遲量以及第二延遲量分別對應第一數目的延遲級以及第二數目的延遲級；以及錯誤判斷單元，耦合於延遲量測單元，用於根據第一和第二延遲量，判斷第一延遲鏈是否具有延遲錯誤。本發明的延遲電路通過檢測延遲量可判斷是否具有延遲錯誤，從而避免了現有技術的問題。而且，根據本發明的延遲電路也可作為普通延遲電路使用，更增加了本發明的實用性。文檔編號G01R31/319GK101325410SQ200810110168公開日2008年12月17日申請日期2008年6月13日優先權日2007年6月15日發明者劉元卿,馬昌博申請人:聯發科技股份有限公司