輸出延遲電路的製作方法
2023-05-30 22:55:31
專利名稱：輸出延遲電路的製作方法
技術領域：
本發明涉及一種輸出延遲電路，可以把提供給它的輸入信號延遲預定的時間段，並且把延遲的輸入信號作為輸出信號輸出。
圖4和5所示的輸出延遲電路是一種常用的輸出延遲電路。這種輸出延遲電路是一個包括電阻R和電容C的濾波器，圖5中在接收到從一個微處理器M輸出的用於存取一種存儲裝置Me的控制信號Ⅰ時，按照一定的時間延遲來延遲這一控制信號，並且輸出圖5中的Ⅱ。
如上所述，慣用的輸出延遲電路是把輸入的控制信號延遲一個給定的延遲時間段，並且輸出經過延遲的控制信號。因此，圖5中所示的地址信號作為另一個控制信號在圖5的控制信號Ⅰ輸入到輸出延遲電路的同時被輸入到存儲裝置，另一個控制信號(地址信號)在給定的延遲時間段內執行預定的控制(在這種情況下是用地址信號對存儲裝置尋址)。然後，在經過了給定的延遲時間段後，圖5中的控制信號Ⅱ被提供給存儲裝置，以便執行預定的控制。
然而，慣用的輸出延遲電路有這樣一種缺點，因為延遲時間段是由電阻和電容的實際值來確定的，不一定總能獲得需要的延遲時間段。
本發明就是針對上述問題而提出的，本發明的目的是提供一種輸出延遲電路，在接收到輸入信號以後，它可以延遲輸入信號，並且在經過一個需要的延遲時間段之後輸出這一輸入信號。
按照本發明所提供的輸出延遲電路包括時鐘計數裝置，每向其輸入一個第一信號狀態的輸入信號時可以使其復位，並且在向其輸入一個第二信號狀態的輸入信號時對輸入時鐘計數；比較裝置，用來把時鐘計數裝置已經計數的輸入時鐘的累加數與一個預先設定的預定時鐘數相比較；以及輸出裝置，如果通過比較裝置確定了輸入時鐘累加數小於預定的時鐘數時，就輸出一個具有與輸入信號的第一信號狀態相同信號狀態的輸出信號，如果通過比較裝置確定了輸入時鐘累加數不小於預定的時鐘數時，就輸出一個具有與輸入信號的第二信號狀態相同信號狀態的輸出信號。
輸入信號可以是微處理器輸出的一個控制信號，用來控制把該輸出信號作為輸入的一個存儲裝置的存取操作。
另外，上述的控制信號可以是用來控制存儲裝置的寫入操作的一種寫入信號，也可以是用來控制存儲裝置讀出操作的讀出信號。
以下參考附圖結合實施例詳細描述本發明。
圖1是按照本發明一個實施例的輸出延遲電路的結構示意圖；圖2是用來表示該實施例的輸出延遲電路工作方式的一個時序圖；圖3是連接在微處理器和存儲裝置之間的一個上述實施例的輸出延遲電路的整體結構示意圖；圖4是一個普通輸出延遲電路的結構示意圖；以及圖5是一個信號時序圖，用來解釋圖4所示電路的工作方式。
以下要參照圖1到3說明本發明的一個實施例。輸出延遲電路10是這樣一個電路，當微處理器Mi輸出用於控制存儲裝置Me寫入操作的一個寫入信號被輸入到輸出延遲電路時，在接收到該信號之後，它可以在經過預定的時間延遲段以後把這一輸入信號作為輸出信號輸出。為此，這一輸出延遲電路是由計數器(時鐘計數裝置)1，比較器(比較裝置)2，鎖存器3，第一邏輯電路4，第二邏輯電路5，第三邏輯電路(輸出部分)6，第一反相器7和第二反相器8構成的。
計數器(時鐘計數裝置)1在時鐘的每個上升沿對輸入到其CK端的時鐘計數，並且從它的Q端輸出時鐘的計數值或是累加計數值。當輸入到計數器R端的R信號是低(L)電平時，計數器就將累加計數值復位，並且從Q端輸出一個值「0」。
比較器(比較裝置)2把從計數器1Q端輸出後又輸入到比較器A端的A側信號與從鎖存器3Q端輸出後又輸入到比較器B端的B側信號相比較。如果A側信號與B側信號相符，比較器就輸出一個「L」(低)電平信號，在其一致輸出端C0上表示兩信號一致。
鎖存器3從CK端上接收一個設定值寫入信號，並且通過與其連接的數據總線接收輸入到其D端的數據，由此把數據寫入鎖存器，然後從它的Q端輸出。
第一邏輯電路4從其一個輸入端接收時鐘，並且從其另一端接收給輸出延遲電路10輸入的輸入信號，這樣，當提供給其一個和另一個輸入端的輸入值中至少有一個處在「H」電平時，第一邏輯電路4就從其輸出端輸出一個「H」(高)電平信號。
第二邏輯電路5從其一個輸入端接收來自第一邏輯電路4輸出端的輸出值，並且從其另一輸入端接收第二反相器8的輸出值，這樣，當提供給其一個和另一個輸入端的輸入值中至少有一個處在「H」電平時，第二邏輯電路5就從其輸出端輸出一個「H」電平信號。
第三邏輯電路(輸出部分)6從其一個輸入端接收來自比較器2的一致輸出端C0的輸出值，並且從其另一輸入端接收給輸出延遲電路10的輸入信號，這樣，當提供給其一個和另一個輸入端的輸入值中至少有一個處在「H」電平時，第三邏輯電路6就從其輸出端輸出一個「H」電平信號。
第一反相器7從其一個輸入端接收給輸出延遲電路10輸入的輸入信號，然後將輸入信號的信號狀態反相，並且從它的輸出端將反相的輸入信號輸出到計數器1的R端。
第二反相器8從其一個輸入端接收來自比較器2的一致輸出端C0的輸出值，然後將這一輸出值的信號狀態反相，並且從它的輸出端將反相的輸出值輸出到第二邏輯電路5的另一個輸入端。
以下要說明這種輸出延遲電路的工作方式。此處所要說明的是數據總線的數據為「0」的情況，也就是說，作為數據總線的數據的預定時鐘數是「0」。當數據總線的數據為「0」時，有一個「0」值從鎖存器3的Q端被輸入到比較器2的B端。如果輸入到輸出延遲電路10的輸入信號是「H」電平，它是代表一種非允許狀態的第一信號狀態，第一反相器7使「H」電平的輸入信號反相，然後把「L」電平提供給計數器1的R端。這樣，計數器就會使其原先累加的計數值復位，並且從其Q端向比較器2的A端輸出一個值「0」。
在這種情況下，由於提供給比較器2的A側信號和B側信號都是「0」，比較器就輸出一個「L」電平信號，在其一致輸出端C0上表示兩信號一致。這樣，來自一致輸出端C0的「L」電平信號被第二反相器8反相，並且將「H」電平提供給第二邏輯電路5的另一個輸入端。因此，無論第二邏輯電路5的一個輸入端上的輸入值是「L」還是「H」電平，第二邏輯電路5輸出端的輸出值也就是計數器1的CK端的輸入值都會變成「H」電平，這樣就停止了計數器1的計數操作。此時，輸出延遲電路10的輸出信號是「H」電平。
在計數器1停止計數操作的這種狀態下，即使是輸入到輸出延遲電路10的輸入信號變成了「L」電平，該電平是一種代表允許狀態的第二信號狀態，比較器2的一致輸出端C0上的輸出值也不會從「L」電平發生變化。也就是說，計數器1已經將累加計數值復位，因而不執行計數操作。因此，即使在計數器1的R端輸入「H」電平信號，它也不會計數。因此，在第三邏輯電路6的一個輸入端上持續輸入「L」電平的值。由於代表著第二信號狀態的「L」電平值也被提供給第三邏輯電路6的另一輸入端，第三邏輯電路6的兩個輸入端接收的都是「L」電平值。這樣，第三邏輯電路6就會從它的輸出端輸出一個「L」電平輸出信號，它代表的信號狀態與輸入信號的狀態相同。換句話說，輸入信號被原封不動地當作輸出信號從輸出端輸出，沒有受到延遲。
接著要說明數據總線的數據情況，數據總線的數據是由自然數構成的預定的時鐘數。當數據總線的數據是自然數時，這種自然數從鎖存器3的Q端被輸入到比較器2的B端。如果輸入到輸出延遲電路10的輸入信號是第一信號狀態的「H」電平，輸入信號的「H」電平就被第一反相器7反相，然後變成「L」電平提供給計數器1的R端。這樣，計數器就將其已經累加的計數值復位，並且從它的Q端向比較器2的A端輸出一個值「0」。
在這種情況下，由於提供給比較器2的A側信號和B側信號不一致，比較器2就輸出一個「H」電平信號，該信號代表在其一致輸出端C0上的不一致。在這種情況下，由於第一邏輯電路4從其另一個輸入端上接收「H」電平的輸入信號，則無論它的一個輸入端上輸入的時鐘是「L」還是「H」電平，第一邏輯電路4總是輸出「H」電平的值。換句話說，第一邏輯電路4停止輸出輸入的時鐘，因此，輸入時鐘不能通過第二邏輯電路5被提供給計數器1的CK端。在這種情況下，由於第二邏輯電路5在其另一個輸入端上接收「H」電平的輸入信號，第二邏輯電路5從它的輸出端上輸出一個「H」電平的輸出信號，該電平與輸入信號具有相同的信號狀態，無論它的一個輸入端上輸入的信號是「H」還是「L」電平。也就是說，從輸出端輸出的輸入信號照原樣沒有受到延遲。
如果輸入到輸出延遲電路10的輸入信號變成了第二信號狀態的「L」電平，輸入到第一邏輯電路4的另一輸入端的輸入信號也會變成「L」電平。因此，輸入到第一邏輯電路的一個輸入端的時鐘照原樣從它的輸出端輸出，並且被提供給第二邏輯電路5的一個輸入端。另外，當輸入信號處在「L」電平時，從比較器2的一致輸出端C0輸出一個「H」電平的值，並且提供給第二反相器8，後者接著輸出反相的電平「L」。這樣，由於第二邏輯電路5的另一輸入端從第二反相器8接收反相的輸入電平「L」，第二邏輯電路把輸入其一個輸入端的時鐘從其輸出端上照原樣輸出，並且提供給計數器1的CK端，從而使計數器1開始對輸入時鐘執行計數操作。這樣，計數器就能從它的Q端向比較器2的A端輸出累加的計數。
當比較器2從它的一致輸出端向第三邏輯電路6的一個輸入端輸出一個「H」電平的值時，無論輸入到第三邏輯電路6的另一個輸入端上的輸入信號是「H」還是「L」電平，第三邏輯電路6都把一個代表第一信號狀態的「H」電平值作為輸出信號輸出。換句話說，即使是輸入信號從第一信號狀態變成了第二信號狀態，輸出信號仍然保持在第一信號狀態。
計數器1按照這種方式連續執行時鐘的計數操作，當輸入到比較器2的A端的累加計數與輸入到比較器2的B端的預定的計數達到一致時，由於A側信號與B側信號一致，比較器2就輸出一個代表其一致輸入端C0上一致的「L」電平值。這樣，第二邏輯電路5就在其另一個輸入端上從第二反相器8接收反相的電平「H」。因此，無論提供給第二邏輯電路5的一個輸入端的輸入電平是「H」還是「L」，第二邏輯電路5輸出端上的輸出值也就是計數器1的CK端的輸入值都會變成「H」電平，這樣就能停止計數器1的計數操作。
如果按照這種方式來停止計數器1的計數操作，即使是輸入到輸出延遲電路10的輸入信號變成了代表第二信號狀態的「L」電平，比較器2的一致輸出端C0的輸出值也不會改變其「L」電平。因此，輸入到第三邏輯電路6的一個輸入端的「L」電平的值就會保持。由於代表著第二信號狀態的「L」電平值也被提供給第三邏輯電路6的另一個輸入端，第三邏輯電路6的兩個輸入端都接收「L」電平的值。因此，第三邏輯電路6就從它的輸出端輸出一個「L」電平的輸出信號，它代表的信號狀態與輸入信號相同。換句話說，輸入信號被原封不動地當作輸出信號從輸出端輸出，沒有受到延遲。
此後，如果輸入到輸出延遲電路10的輸入信號變成了代表第一信號狀態的「H」電平，第三邏輯電路6的一個輸入端就接收「H」電平的值。這樣，無論來自一個輸入端的輸入電平是「H」還是「L」，第三邏輯電路都會從它的輸出端輸出「H」電平值的輸出信號。也就是說，輸入信號被原封不動地當作輸出信號從輸出端輸出，沒有受到延遲。
在這種情況下，從第一反相器7向計數器1的R端提供反相的電平「L」，讓計數器將至今已經累加的計數值復位，並且重複上述操作。
按照這樣的一種輸出延遲電路10，計數器1按照第一信號狀態的輸入信號復位，並且在輸入信號處在第二信號狀態時對輸入的時鐘計數。比較器2把計數器的累加計數值與預先設定的預定時鐘數相比較。如果累加的計數小於預定的時鐘數，第三邏輯電路6就輸出一種具有與第一信號狀態相同信號狀態的輸出信號，如果累加的計數達到了預定的時鐘數，就輸出一個具有與第二信號狀態相同信號狀態的輸出信號。這樣，在第二信號狀態的輸入信號被輸入到輸出延遲電路以後，直到輸出一個具有與第二信號狀態相同信號狀態的輸出信號之前，已經有預定數的時鐘被輸入到輸出延遲電路。換句話說，在經過了對應於預定時鐘數的延遲時間之後，輸入信號被當作輸出信號輸出。因此，通過適當地設定上述的預定時鐘數，就可以在接收到輸入信號以後經過一個需要的延遲時間之後再把輸入信號當作輸出信號來輸出。
當另一個控制信號在輸入信號的延遲時間內已經指定了一個存取終點的狀態下，作為寫入信號的控制信號被輸入到存儲裝置Me，另一個控制信號例如是一個用來指定存取終點(access destination)的CS信號，它可以是和控制信號同時輸出的，並且不經過輸出延遲電路而直接輸入到存儲裝置Me。這樣就能在對存儲裝置進行寫入時防止把數據寫入不同的存取終點。
儘管本實施例中的輸入信號是從微處理器Mi輸出的控制信號用於控制對存儲裝置Me的存取向其輸出的輸出信號，本發明並非僅限於此，也可以使用除這種控制信號之外的其他輸入信號。
另外，儘管在本實施例中作為控制信號的輸入信號是一個寫入信號，本發明並非僅限於此，輸入信號也可以是用來控制存儲裝置Me的讀出操作的讀出信號。在這種情況下，在從存儲裝置中讀出時可以防止從不同的存取終點讀出數據。
即使輸入信號既不是寫入信號也不是讀出信號，本發明仍可以獲得以下的優點。也就是說，如果存儲裝置Me需要具有一種用來接收控制信號的狀態，以便讓微處理器Mi可以用控制信號來控制對存儲裝置Me的存取，用來形成這種狀態的另一個控制信號可以和控制信號同時輸出，並且不經過輸出延遲電路10而直接輸入到存儲裝置Me。這樣，另一個控制信號就可以在控制信號通過輸出延遲電路的延遲時間內準備好存儲裝置的狀態，在這種狀態準備好之後再把通過輸出延遲電路10的控制信號輸入到存儲裝置，以便對存儲裝置Me執行存取控制。
儘管本實施例中的第一信號狀態是「H」電平，而第二信號狀態是「L」電平，本發明並非僅限於此，即使是在第一信號狀態是「L」電平，而第二信號狀態是「H」電平的情況下，本發明仍可以獲得相同的技術優點。
儘管本實施例中代表非允許狀態的信號狀態是「H」電平，而代表允許狀態的信號狀態是「L」電平，本發明並非僅限於此，即使是在代表非允許狀態的信號狀態是「L」電平，而代表允許狀態的信號狀態是「H」電平的情況下，本發明仍可以獲得相同的技術優點。
儘管本實施例中的計數器是在每個時鐘的上升沿對時鐘計數的，本發明並非僅限於此，即使是在每個時鐘的下降沿對時鐘計數，本發明仍可以獲得同樣的技術優點。
在本實施例中，儘管與第一信號狀態具有相同信號狀態的輸出信號是在累加的計數達到預定的時鐘數時輸出的，本發明並非僅限於這種情況。例如，如果用計數器對輸入時鐘進行連續的計數操作直到被復位時為止，即使是累加的時鐘數超過了預定的時鐘數，本發明仍可以在累加的時鐘數超過預定時鐘數時輸出一個信號狀態與第一信號狀態相同的輸出信號。
如上所述，本發明的時鐘計數裝置是按照第一信號狀態的輸入信號來復位的，並且在輸入第二信號狀態的輸入信號時對輸入的時鐘連續地計數，從而獲得累加的時鐘數，比較裝置將累加的計數與預先設定的預定時鐘數相比較，並且用輸出部分在累加的輸入時鐘數小於預定時鐘數時輸出一個信號狀態與輸入信號的第一信號狀態相同的輸出信號，並且在累加的輸入時鐘數不小於預定時鐘數時輸出一個信號狀態與輸入信號的第二信號狀態相同的輸出信號。因此，在第二信號狀態的輸入信號被輸入到輸出延遲電路之後，一直到輸出一個信號狀態與第二信號狀態相同的輸出信號時為止，會出現預定的時鐘數。換句話說，輸入信號在經過了對應於預定時鐘數的延遲時間之後被當作輸出信號輸出。因此，通過適當地設定上述的預定時鐘數，就可以在接收到輸入信號以後經過一個必要的延遲時間之後把輸入信號當作輸出信號來輸出。
除了上述情況之外，如果存儲裝置需要有一個用來接收控制信號的狀態，以便微處理器能夠用控制信號來控制對存儲裝置的存取，用來提供這種狀態的另一個控制信號可以和控制信號同時輸出，並且不通過延遲電路而直接輸入給存儲裝置。這樣，另一個控制信號就能在通過輸出延遲電路的控制信號的延遲時間內準備好存儲裝置的狀態，以便通過輸出延遲電路的控制信號被輸入到存儲裝置時，存儲裝置的狀態已經準備好了，這樣就能對存儲裝置執行存取控制。
除此之外，作為寫入信號或是讀出信號的控制信號是在另一個控制信號在輸入信號的延遲時間內指定了一個存取終點時被輸入到存儲裝置的，另一個控制信號例如可以是用來指定存取終點的一個CS信號，它可以和控制信號同時輸出，並且不通過輸出延遲電路而直接輸入到存儲裝置。這樣就能在對存儲裝置執行寫入時防止把數據寫入不同的存取終點，或是在對存儲裝置執行讀出時防止從不同的存取終點上讀出數據。
權利要求
1．一種輸出延遲電路，其特徵是包括時鐘計數裝置，每對其輸入一個第一信號狀態的輸入信號時使其復位，並且在對其輸入一個第二信號狀態的輸入信號時對輸入時鐘計數；比較裝置，用來把上述時鐘計數裝置已經計數的輸入時鐘的累加數與一個預先設定的預定時鐘數相比較；以及輸出裝置，用於當通過上述比較裝置確定了輸入時鐘的累加數小於預定的時鐘數時，輸出一個具有與輸入信號的第一信號狀態相同信號狀態的輸出信號，同時用於當通過上述比較裝置確定了輸入時鐘的累加數不小於預定的時鐘數時，輸出一個具有與輸入信號的第二信號狀態相同信號狀態的輸出信號。
2．按照權利要求1的輸出延遲電路，其特徵是該輸入信號是從一個微處理器輸出的控制信號，用來控制輸入該輸出信號的一個存儲裝置的存取操作。
3．按照權利要求2的輸出延遲電路，其特徵是該控制信號是用來控制存儲裝置的寫入操作的一個寫入信號和用來控制存儲裝置的讀出操作的一個讀出信號。
4．一種輸出延遲電路，其特徵是包括一個計數器，對計數器輸入一個包括第一輸入信號和第二輸入信號的輸入信號和輸入輸入時鐘，上述計數器在輸入第一輸入信號時被復位，並且在輸入第二輸入信號時對輸入時鐘進行計數；連接到上述計數器的一個比較器，用來把上述時鐘計數裝置已經計數的輸入時鐘累加數與一個預先設定並且從外部輸入的預定時鐘數相比較；以及連接到上述計數器的輸出裝置，將輸入信號輸入到計數器，當上述比較器確定了輸入時鐘的累加數小於預定時鐘數時，上述輸出裝置就輸出一個與第一輸入信號相同的第一輸出信號，如果由上述比較器確定了輸入時鐘的累加數不小於預定的時鐘數，就輸出一個與第二輸入信號相同的第二輸出信號。
5．按照權利要求4的輸出延遲電路，其特徵是輸出延遲電路被連接在微處理器和存儲裝置之間，由微處理器輸出上述輸入信號，以便控制輸入了該輸出信號的存儲裝置的存取操作。
6．按照權利要求5的輸出延遲電路，其特徵是該輸入信號是用來控制存儲裝置的寫入操作的寫入信號和用來控制存儲裝置的讀出操作的讀出信號當中的一個。
7．按照權利要求4的輸出延遲電路，其特徵是上述輸出裝置包括一個邏輯電路，該邏輯電路輸入上述比較器的比較結果和該輸入信號。
8．按照權利要求4的輸出延遲電路，其特徵是還包括一個連接到上述比較器的鎖存器，用來設定預定的時鐘數，並且把預定的時鐘數輸出到上述比較器。
9．按照權利要求4的輸出延遲電路，其特徵是上述比較器在輸入時鐘的累加數與預定的時鐘數達到彼此一致時輸出一個信號，用於停止上述計數器的計數操作。
全文摘要
一種輸出延遲電路,包括:一計數器,每對其輸入一第一信號狀態的輸入信號時使其復位,並且在輸入一第二信號狀態的輸入信號時對輸入的時鐘計數;一比較器,用來把計數器已經計數的輸入時鐘累加數與一預先設定的預定時鐘數相比較;以及一邏輯電路,當由比較器確定輸入時鐘累加數小於預定時鐘數時,輸出一個與輸入信號的第一信號狀態相同信號狀態的輸出信號,當確定輸入時鐘累加數不小於預定時鐘數時,輸出一個與輸入信號的第二信號狀態相同信號狀態的輸出信號。
文檔編號G11C7/00GK1212516SQ9811982
公開日1999年3月31日 申請日期1998年7月29日 優先權日1997年7月29日
發明者福田敦男 申請人:松下電工株式會社