半導體裝置的形成方法與流程

2023-05-30 14:22:31 1

本公開實施例涉及半導體技術，且特別涉及半導體裝置的形成方法。

背景技術：

半導體工業為了追求較高裝置密度、較高效能和較低成本已進入納米科技工藝節點。雖然在材料和製造上有突破性的進展，但是在平面裝置例如傳統金屬氧化物半導體場效電晶體(metaloxidesemiconductorfieldeffecttransistor，mosfet)的微縮化上確實具有挑戰性。為了克服這些挑戰，電路設計者尋找新穎的結構來表現出改善的效能。一個研究途徑為三維設計的發展，例如鰭式場效電晶體(fin-likefieldeffecttransistor，finfet)。可將鰭式場效電晶體視為典型的平面裝置從基底突出並進入柵極。典型的鰭式場效電晶體以有著從基底延伸出的薄「鰭」(或鰭結構)製造而成。場效電晶體(fet)的溝道形成於此垂直的鰭中，且提供柵極於鰭的溝道區上方(例如環繞鰭的溝道區)。使柵極環繞鰭增加了溝道區與柵極之間的接觸面積，並讓柵極可從多個側邊控制溝道，這可以在一些方面，且在一些應用上受到影響，鰭式場效電晶體提供縮小的短溝道效應、減少漏電流和較高的電流。換言之，鰭式場效電晶體相較於平面裝置較快、較小且較有效率。

持續的鰭式場效電晶體(finfet)微縮化也出現關鍵挑戰。舉例來說，當鰭式場效電晶體通過各個科技節點微縮化，已實施具有高介電常數(例如高介電常數(high-k)介電質)的柵極介電材料的柵極堆疊。在實施高介電常數/金屬柵極堆疊時，重要的是適當地縮放柵極結構的等效氧化層厚度(equivalentoxidethickness，eot)以改善裝置效能。然而，可能需要界面層在柵極介電層(例如hfo2)與溝道之間，界面層也對柵極結構的等效氧化層厚度(eot)作出貢獻。再者，界面層可影響鰭式場效電晶體的平帶電壓(flatbandvoltage)及/或臨界電壓(thresholdvoltage)。因此，當鰭式場效電晶體的尺寸縮減，界面層的厚度及/或均勻性變得越來越重要。

因此，需要改善的多柵極結構和製造方法。

技術實現要素：

在一些實施例中，提供半導體裝置的形成方法，此方法包含提供從基底延伸的鰭，該鰭具有源極/漏極區和溝道區，其中該鰭包含第一層設置於基底上方、第二層設置於第一層上方及第三層設置於第二層上方，從溝道區移除第二層的至少一部分，以形成間隙於第一層與該第三層之間，形成第一材料於溝道區中，以形成至少部分地環繞第一層的第一界面層部分，並形成至少部分地環繞第三層的第二界面層部分，沉積第二材料於溝道區中，以形成至少部分地環繞第一界面層部分的第一高介電常數介電層部分，並形成至少部分地環繞第二界面層部分的第二高介電常數介電層部分，以及沿溝道區中的第一高介電常數介電層部分和第二高介電常數介電層部分的相對側壁形成金屬層，其中金屬層包含清除材料(scavengingmaterial)。

在一些其他實施例中，提供半導體裝置的形成方法，此方法包含形成包含第一半導體層、第二半導體層和第三半導體層的鰭元件，從鰭元件的溝道區移除第二半導體層的至少一部分，以形成間隙於第一半導體層與第三半導體層之間，形成中介部件(feature)於溝道區中，其中中介部件包含至少部分地環繞第一半導體層的第一界面層部分，至少部分地環繞第一界面層部分的第一高介電常數介電層部分，至少部分地環繞第二半導體層的第二界面層部分，及至少部分地環繞第二界面層部分的第二高介電常數介電層部分，以及沉積至少部分地環繞中介部件的金屬層，其中金屬層包含清除材料。

在另外一些實施例中，提供半導體裝置，此半導體裝置包含鰭元件從基底延伸，其中鰭元件的溝道區包含第一半導體層，第二半導體層設置於第一半導體層上方且通過間隔區域與第一半導體層垂直地隔開，至少部分地環繞第一半導體層的第一高介電常數介電層部分，至少部分地環繞第二半導體層的第二高介電常數介電層部分，以及金屬層沿第一高介電常數介電層部分和第二高介電常數介電層部分的相對側壁形成，其中金屬層包含清除材料，且其中間隔區域不具有清除材料。

附圖說明

根據以下的詳細說明並配合所附附圖可以更加理解本公開實施例。應注意的是，根據本產業的標準慣例，圖示中的各種部件並未必按照比例繪製。事實上，可能任意的放大或縮小各種部件的尺寸，以做清楚的說明。

圖1a和圖1b為依據本公開實施例的一個或多個方面的製造半導體裝置或其中一部分的方法的流程圖。

圖2a、圖2b、圖2c、圖2d和圖2e為依據本公開的一實施例的半導體裝置的一部分的剖面示意圖。

圖3a、圖3b、圖3c和圖3d為依據本公開的一實施例的半導體裝置的一部分的剖面示意圖。

圖4a、圖4b、圖4c、圖4d、圖4e和圖4f為依據本公開的一實施例的半導體裝置的一部分的剖面示意圖。

圖5a為依據本公開的一實施例的半導體裝置的一部分的等角視圖(isometricview)。圖5b為依據本公開的一實施例的半導體裝置的一部分的剖面示意圖。

圖6為依據本公開的一實施例的半導體裝置的一部分的剖面示意圖。

圖7a、圖7b、圖7c、圖7d和圖7e為依據本公開的一實施例的半導體裝置的一部分的剖面示意圖。圖7f為依據本公開的一實施例的半導體裝置的一部分的等角視圖。

圖8a為依據本公開的一實施例的半導體裝置的一部分的剖面示意圖。圖8b為依據本公開的一實施例的半導體裝置的一部分的等角視圖。

圖9a、圖9b和圖9c為依據本公開的一實施例的半導體裝置的一部分的剖面示意圖。

圖10a、圖10b和圖10c為依據本公開的各種實施例的半導體裝置的一部分的剖面示意圖。

圖11a、圖11b和圖11c為依據本公開的各種實施例的半導體裝置的一部分的剖面示意圖。

圖12a、圖12b、圖12c和圖12d為依據一些實施例的半導體裝置的一部分的剖面示意圖。

圖13a、圖13b和圖13c顯示依據各種實施例的界面層的最大清除距離作為相鄰的溝道半導體層之間的間距的函數的曲線圖以及溝道的剖面輪廓圖。

圖14a、圖14b和圖14c為依據一些實施例的半導體裝置的一部分的剖面示意圖。

圖15為依據一些實施例的半導體裝置的一部分的透視圖。

附圖標記說明：

100、150方法

102、104、106、108、110、112、114、116、118、120、122、124、126、128、130、132、152、154、156、158、160、162、164、166、168方塊

200裝置

202基底

204應變鬆弛緩衝層

206、208半導體層

209、302溝槽

210隔離部件

212堆疊

214a、214b、1314a、1314b、1314c鰭元件

216光致抗蝕劑

402硬掩模

500第一區

501第二區

502、920、1006覆蓋層

504虛設柵極電極層

506虛設柵極結構

508、708介電層

510源極/漏極區

512溝道區

602源極/漏極部件

702層間介電層

704接觸蝕刻停止層

706、804開口

710柵極間隙壁

902a、902b、1066a、1066b、1254間隙

904溝道剖面輪廓

908、908a、908b溝道層

910支撐層

912間隔距離

914溝道層寬度

916支撐層寬度

918溝道層高度

1002界面層

1004高介電常數介電層

1012a、1012b間隔區域

1024中介部件

1028、1060、1062、1064、1104、1250、1252厚度

1102清除層

1200退火工藝

1202處理過的界面層

1204第一層

1206第二層

1208區域

1258最大清除距離

1302、1304、1306曲線

1506柵極堆疊

1508柵極金屬層

a、b、c區域

h高度

t清除臨界值

w寬度

θ1、θ2、θ3角度

具體實施方式

要了解的是以下的公開內容提供許多不同的實施例或範例，以實施公開內容的不同部件(feature)。以下敘述各個構件及其排列方式的特定範例，以求簡化公開內容的說明。當然，這些僅為範例並非用以限定本公開。例如，以下的公開內容敘述了將一第一部件形成於一第二部件之上或上方，即表示其包含了所形成的上述第一部件與上述第二部件是直接接觸的實施例，亦包含了尚可將附加的部件形成於上述第一部件與上述第二部件之間，而使上述第一部件與上述第二部件可能未直接接觸的實施例。另外，公開內容中不同範例可能使用重複的參考符號及/或用字。這些重複符號或用字是為了簡化與清晰的目的，並非用以限定各個實施例及/或所述外觀結構之間的關係。

再者，為了方便描述附圖中一元件或部件與另一(複數)元件或(複數)部件的關係，可使用空間相關用語，例如「在...之下」、「下方」、「下部」、「上方」、「上部」及類似的用語。除了附圖所繪示的方位之外，空間相關用語也涵蓋裝置在使用或操作中的不同方位。例如，若翻轉附圖中的裝置，描述為位於其他元件或部件「下方」或「在...之下」的元件，將定位為位於其他元件或部件「上方」。因此，範例的用語「下方」可涵蓋上方及下方的方位。所述裝置也可被另外定位(例如，旋轉90度或者位於其他方位)，並對應地解讀所使用的空間相關用語的描述。

可以注意到本公開的一些實施例為多柵極電晶體或此處被稱為鰭式場效電晶體(finfet)裝置的鰭式多柵極電晶體的形式。這樣的裝置可包含p型金屬氧化物半導體鰭式場效電晶體裝置或n型金屬氧化物半導體鰭式場效電晶體裝置。鰭式場效電晶體裝置可為柵極全包覆式(gate-all-around，gaa)裝置、ω形柵極(omega-gate，ω-gate)裝置、π形柵極(pi-gate，π-gate)裝置、雙柵極裝置、三柵極裝置、塊體裝置、絕緣層上覆矽(silicononinsulator，soi)裝置及/或其他配置。在本公開技術領域中具有通常知識者可由本公開的觀點而得知可受益的半導體裝置的其他例子。

圖1a顯示形成包含半導體層在基底上方的鰭(fin)元件的半導體製造的方法100。請參照圖1a，方法100開始於方塊102，在此提供基底。請參照圖2a的例子，在方塊102的一實施例中，提供基底202。在一些實施例中，基底202可為半導體基底例如矽基底。基底202也可包含其他半導體例如鍺(ge)、碳化矽(sic)、矽鍺(sige)或鑽石。或者，基底202可包含化合物半導體及/或合金半導體。基底202可包含各種層，其包含形成於半導體基底上的導電層或絕緣層。基底202可包含依據本公開技術領域已知的設計需求的各種摻雜配置。舉例來說，不同的摻雜輪廓(例如n型井、p型井)可形成於基底202上對於不同裝置類型(例如n型場效電晶體(n-typefieldeffecttransistor，nfet)、p型場效電晶體(p-typefieldeffecttransistor，pfet))設計的區域中。合適的摻雜可包含摻雜物的離子注入及/或擴散工藝。基底202通常具有隔離部件(例如淺溝槽隔離(shallowtrenchisolation，sti)部件)與提供不同裝置類型的區域穿插(interpose)。再者，基底202可選擇性地包含外延層(epitaxiallayer，epi-layer)，基底202可應變以提高裝置效能，基底202可包含絕緣層上覆矽(silicononinsulator，soi)結構及/或具有其他合適的增強部件。

請參照圖1a，方法100進行至方塊104，在此應變鬆弛緩衝(strainrelaxedbuffer，srb)層204成長於基底202上方。請參照圖2a的例子，應變鬆弛緩衝層204通過使用原子層沉積(atomiclayerdeposition，ald)、化學氣相沉積(chemicalvapordeposition，cvd)、高密度等離子體化學氣相沉積(high-densityplasmacvd，hdp-cvd)、物理氣相沉積(physicalvapordeposition，pvd)及/或其他合適的沉積工藝成長於基底202上方。應變鬆弛緩衝層204可為不同於基底202的組成，以在與基底202的界面產生晶格應變(latticestrain)。舉例來說，在一些實施例中，基底202包含矽且大致不具有鍺，而應變鬆弛緩衝層204包含sige。在各種這樣的例子中，應變鬆弛緩衝層204具有在約25原子百分比至約100原子百分比的範圍內的鍺濃度。

請參照圖1a，在方塊104形成應變鬆弛緩衝(srb)層204於基底202上方之後，可使用方法100的各種實施例以形成鰭元件於基底上方。在一實施例中，方法100進行至方塊106，在此形成包含多個半導體層的堆疊於基底上方。請參照圖2b的例子，半導體層的堆疊212形成於基底202上方。在包含應變鬆弛緩衝層204設置於基底202上的實施例中，半導體層的堆疊212可設置於應變鬆弛緩衝層204上。半導體層的堆疊212可包含不同組成的交替層。舉例來說，在一些實施例中，堆疊212包含第一組成的半導體層206與第二組成的半導體層208交替設置。雖然在此顯示三個半導體層206和三個半導體層208，可以理解的是，堆疊212可包含任何合適組成的任何數目的層的各種例子，其包含2至10個半導體層206和2至10個半導體層208。如下所解釋，堆疊212中層(例如半導體層206和半導體層208)的不同組成可用來選擇性地處理一些層。因此，這些組成可具有不同的氧化速率、對蝕刻劑的靈敏度及/或其他不同的性質。

在一些實施例中，半導體層206和208的任一個可包含矽。在一些實施例中，半導體層206和208的任一個可包含其他材料例如鍺；化合物半導體例如碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦；合金半導體例如sige、gaasp、alinas、algaas、ingaas、gainp及/或gainasp；或前述的組合。在一些實施例中，半導體層206和208可為未摻雜或大致無摻雜物(即具有在約0cm-3至約1*1017cm-3的外來摻雜物濃度)，舉例來說，在外延成長工藝期間沒有實施摻雜。或者，可將半導體層208摻雜。舉例來說，半導體層206或208可為了形成p型溝道摻雜例如硼(b)、鋁(al)、銦(in)和鎵(ga)的p型摻雜物，或為了形成n型溝道摻雜例如磷(p)、砷(as)、銻(sb)的n型摻雜物。

可依據裝置效能考量選擇半導體層206和208具有的厚度。在一些實施例中，半導體層206具有約2-15納米(nm)的厚度範圍。在一些實施例中，堆疊212的半導體層206的厚度可大致均勻。在一些實施例中，半導體層208具有約2-15納米的厚度範圍。在一些實施例中，堆疊212的半導體層208的厚度可大致均勻。

舉例來說，堆疊212的層的成長可通過分子束外延(molecularbeamepitaxy，mbe)工藝、金屬有機化學氣相沉積(metalorganiccvd，mocvd)工藝及/或其他合適的外延成長工藝實施。

請參照圖1a，方法100進行至方塊108，在此形成鰭元件。請參照圖2c的例子，鰭元件214a和214b可通過使用包含光刻工藝和蝕刻工藝的合適的工藝製造。在一些實施例中，光致抗蝕劑216形成於堆疊212上方，並通過使用光刻工藝圖案化。接著，可使用光致抗蝕劑216(也被稱為圖案化光致抗蝕劑)保護基底202的一些區域和形成於這些區域上的一些層，而蝕刻工藝則穿過光致抗蝕劑216、穿過堆疊212並進入應變鬆弛緩衝(srb)層204，在未保護的區域中形成溝槽209。堆疊212的餘留部分成為鰭元件214a和214b，其包含半導體層206和208。在一些實施例中，控制光致抗蝕劑216中的圖案，如此一來，得到鰭元件214a和214b的期望寬度w。可依據裝置效能考量選擇寬度w。在一些實施例中，寬度w大致與半導體層206或208的厚度相同，且具有約2-15納米(nm)的範圍。

請參照圖1a，方法100進行至方塊110，在此形成隔離部件。請參照圖2d的例子，介電材料例如氧化矽可沉積於溝槽209中以形成隔離部件210。可實施化學機械研磨(chemicalmechanicalplanarization，cmp)工藝以將裝置200的頂表面平坦化。在一些實施例中，用以將裝置200的頂表面平坦化的化學機械研磨工藝也可用來移除鰭元件214a和214b上的光致抗蝕劑。在一些實施例中，光致抗蝕劑的移除可另外選擇通過使用合適的蝕刻工藝(例如幹蝕刻或溼蝕刻)實施。

請參照圖1a和圖2e，方法100進行至方塊112，在此將隔離部件210凹陷。請參照圖2e的例子，將與鰭元件214a和214b穿插的隔離部件210凹陷，藉此留下鰭元件214a和214b延伸於隔離部件210上方。在一些實施例中，此凹陷工藝可包含幹蝕刻工藝、溼蝕刻工藝及/或前述的組合。在一些實施例中，控制凹陷的深度(例如通過控制蝕刻時間)，如此一來，得到鰭元件214a和214b的暴露的上部的期望高度h。可依據裝置效能考量選擇高度h。在一些實施例中，高度h在約8納米(nm)至約300納米的範圍內。

請再參照圖1a，在方法100的另一個替代的實施例中，在方塊104形成應變鬆弛緩衝(srb)層204於基底202上方之後，方法100進行至方塊114，在此形成隔離部件於基底上方。請參照圖3a的例子，隔離部件210可通過使用包含光刻工藝、蝕刻工藝和沉積工藝的合適的工藝形成，且應變鬆弛緩衝層204的一部分與隔離部件210穿插。

請參照圖1a和圖3b，方法100進行至方塊116，在此形成溝槽302於隔離部件210之間。請參照圖3b的例子，至少部分地蝕刻與隔離部件210穿插的應變鬆弛緩衝(srb)層204的部分，以形成溝槽302。

請參照圖1a和圖3c，方法100接著進行至方塊118，在此形成包含半導體層206和208的堆疊212於溝槽302中，且形成鰭元件214a和214b。

請參照圖1a和圖3d，方法100接著進行至方塊120，在此將隔離部件210凹陷，以提供鰭元件214a和214b延伸於隔離部件210的頂表面上方。

請再參照圖1a，在方法100的又另一個替代的實施例中，在方塊104形成應變鬆弛緩衝(srb)層204於基底202上方之後，方法100進行至方塊122，在此形成硬掩模於基底上方。請參照圖4a的例子，硬掩模402形成於應變鬆弛緩衝層204上方。在一些實施例中，硬掩模402可包含介電質例如半導體氧化物、半導體氮化物及/或半導體碳化物。

請參照圖1a和圖4b，方法100進行至方塊124，在此將硬掩模402圖案化並蝕刻。請參照圖1a和圖4c，方法100進行至方塊126，在此通過使用包含光刻工藝、蝕刻工藝和沉積工藝的合適的工藝，形成隔離部件210相鄰於硬掩模402的餘留部分。請參照圖1a和圖4d，方法100進行至方塊128，在此可使用蝕刻工藝來移除硬掩模402的餘留部分，藉此形成溝槽302於隔離部件210之間。請參照圖1a和圖4e，方法100進行至方塊130，在此包含半導體層206和208的堆疊212成長於溝槽302中，以形成鰭元件214a和214b。請參照圖1a和圖4f，方法100進行至方塊132，在此使隔離部件210凹陷，以提供鰭元件214a和214b延伸於隔離部件210的頂表面上方。

在一些實施例中，形成鰭元件214a和214b可還包括修整(trim)工藝，以縮減鰭元件214a和214b的寬度w及/或高度h。修整工藝可包含幹蝕刻工藝或溼蝕刻工藝。可依據裝置效能考量選擇鰭元件214a和214b的寬度w和高度h。

請參照圖1b，其顯示形成多柵極裝置的半導體製造的方法150。方法150開始於方塊152，在此接收包含鰭元件的基底，此鰭元件包含半導體層堆疊於基底上方。鰭元件可通過上述方法100的實施例或本技術領域已知的其他合適的方法形成。請參照圖5a和圖5b的例子，提供包含鰭元件214a和214b的基底202，鰭元件214a和214b包含半導體層206和208。在一些實施例中，鰭元件214a為n型金屬氧化物半導體(n-typemetal-oxidesemiconductor，nmos)元件的一部分，鰭元件214b為p型金屬氧化物半導體(p-typemetal-oxidesemiconductor，pmos)元件的一部分。如圖5b所示，鰭元件214a從基底202的第一區500(也被稱為nmos區)延伸，且鰭元件214b從基底202的第二區501(也被稱為pmos區)延伸。

請參照圖1b、圖5a和圖5b，方法150接著進行至方塊154，在此形成虛設(dummy)柵極結構506於基底202上。如下所述，虛設柵極結構506可在後續製造階段被高介電常數(high-k，hk)介電層和金屬柵極(metalgate，mg)電極取代。在一些實施例中，虛設柵極結構506形成於基底202上方，且至少部分地設置於鰭元件214a和214b上方。位於虛設柵極結構506下方的鰭元件214a和214b的部分可稱為溝道區512。虛設柵極結構506也可定義出鰭元件214a和214b的源極/漏極區510，舉例來說，例如與溝道區512相鄰且在溝道區512的相對的鰭元件214a和214b的部分。

請參照圖5b，其顯示沿圖5a的線a-a』，裝置200的實施例的一部分的剖面示意圖。如圖5b所示的例子，虛設柵極結構506可包含覆蓋層502形成於鰭元件214a和214b上。在一些實施例中，覆蓋層502包含sio2、氮化矽、高介電常數介電材料或其他合適的材料。在各種例子中，覆蓋層502可通過化學氣相沉積(cvd)工藝、次常壓化學氣相沉積(subatmosphericcvd，sacvd)工藝、流動式化學氣相沉積工藝(flowablecvd，fcvd)、原子層沉積(ald)工藝、物理氣相沉積(pvd)工藝或其他合適的工藝沉積。舉例來說，覆蓋層502可用以防止鰭元件214a和214b受後續的工藝(例如後續的虛設柵極結構的形成)損害。在一些實施例中，虛設柵極結構506可包含虛設柵極電極層504形成於鰭元件214a和214b上的覆蓋層502上方。在一些例子中，虛設柵極電極層504可包含多晶矽(polycrystallinesilicon，polysilicon)。在一些實施例中，虛設柵極結構506可包含介電層508形成於虛設柵極電極層504上方。

在一些實施例中，虛設柵極結構506可通過各種工藝步驟例如層沉積、圖案化、蝕刻和其他合適的工藝步驟形成。例示性的層沉積工藝包含化學氣相沉積(cvd)(包含低壓化學氣相沉積和等離子體增強化學氣相沉積(plasma-enhancedcvd，pecvd)兩者)、物理氣相沉積(pvd)、原子層沉積(ald)、熱氧化、電子束蒸鍍或其他合適的沉積技術或前述的組合。以形成虛設柵極結構506為例子來說，圖案化工藝包含光刻工藝(例如光刻或電子束光刻)，光刻工藝可還包括光致抗蝕劑塗布(例如旋轉塗布)、軟烤、光掩模對準、曝光、曝光後烘烤、光致抗蝕劑顯影、清洗(rinsing)、乾燥(例如旋轉乾燥及/或硬烤)、其他合適的光刻技術及/或前述的組合。在一些實施例中，蝕刻工藝可包含幹蝕刻(例如反應性離子蝕刻(reactiveionetching，rie))、溼蝕刻及/或其他蝕刻方法。

在一些實施例中，柵極間隙壁(gatespacer)可形成於虛設柵極結構506的側壁上。柵極間隙壁可包含一種或多種介電材料例如氮化矽、氧化矽、碳化矽、碳氧化矽(sioc)、碳氮氧化矽(siocn)、其他材料或前述的組合。此間隙壁層可包含一層或多層結構。此間隙壁層可通過化學氧化、熱氧化、原子層沉積(ald)、化學氣相沉積(cvd)及/或其他合適的方法形成。

請參照圖1b和圖6，方法150接著進行至方塊156，在此形成源極/漏極部件。請參照圖6，其顯示沿圖5a的在線b-b』源極/漏極區510中，裝置200的一實施例的一部分的剖面示意圖。源極/漏極部件可通過實施外延成長工藝形成，外延成長工藝提供外延材料包覆鰭元件214a和214b的源極/漏極區510中的半導體層206及/或208的部分。在圖6的例子中，源極/漏極部件602形成於基底202上方的鰭元件214a和214b上，與虛設柵極結構506相鄰且相關聯。

在各種實施例中，源極/漏極部件602包含ge、si、gaas、algaas、sige、gaasp、sip或其他合適的材料。在一些實施例中，在外延成長工藝期間，源極/漏極部件602可為原位(in-situ)摻雜。舉例來說，在一些實施例中，源極/漏極部件602可摻雜硼。在一些實施例中，源極/漏極部件602可摻雜碳以形成si:c源極/漏極部件，摻雜磷以形成si:p源極/漏極部件，或摻雜碳和磷兩者以形成sicp源極/漏極部件。在一些實施例中，源極/漏極部件602並非原位摻雜，而是實施注入工藝以將源極/漏極部件602摻雜。

在一些實施例中，於方塊156，在形成源極/漏極部件之後，形成蝕刻停止層(例如接觸蝕刻停止層(contactetchstoplayer，cesl)704)和各種介電層(例如層間介電(inter-layerdielectric，ild)層702)於基底202上。請參照圖7a，其顯示沿圖5a的線c-c』(沿鰭元件214b)，裝置200的實施例的一部分的剖面示意圖。在一些實施例中，接觸蝕刻停止層704形成於柵極間隙壁710和虛設柵極結構506上方。在一些例子中，接觸蝕刻停止層704包含氮化矽層、氮碳化矽層、氮氧化矽層及/或其他本技術領域已知的材料。接觸蝕刻停止層704可通過原子層沉積(ald)、等離子體增強化學氣相沉積(pecvd)或其他合適的沉積或氧化工藝形成。層間介電層702可形成於接觸蝕刻停止層704上方。在一些實施例中，層間介電層702包含材料例如四乙氧基矽烷(tetraethylorthosilicate，teos)氧化物、未摻雜矽酸鹽玻璃，或摻雜矽酸鹽玻璃例如硼磷矽酸鹽玻璃(borophosphosilicateglass，bpsg)、熔融矽石玻璃(fusedsilicaglass，fsg)、磷矽酸鹽玻璃(phosphosilicateglass，psg)、摻雜硼矽玻璃(borondopedsiliconglass，bsg)及/或其他合適的介電材料。層間介電層702可通過等離子體增強化學氣相沉積(pecvd)工藝、流動式化學氣相沉積工藝(fcvd)或其他合適的沉積技術形成。

請參照圖7b的例子，在一實施例中，在沉積接觸蝕刻停止層(cesl)704和層間介電(ild)層702之後，可實施平坦化工藝例如化學機械研磨(cmp)工藝以暴露虛設柵極結構506的頂表面。化學機械研磨工藝可移除覆蓋虛設柵極結構506的接觸蝕刻停止層704和層間介電層702的部分，且可將裝置200的頂表面平坦化。此外，化學機械研磨工藝可移除部分的虛設柵極結構506，以暴露虛設柵極電極層504。

請參照圖7c的例子，在一些實施例中，可實施蝕刻工藝於層間介電(ild)層702，以移除層間介電層702的頂部，藉此形成開口706於層間介電層702的頂部。請參照圖7d的例子，介電材料(例如氮化矽)可沉積於基底202上方以填入開口706，藉此形成介電層708。

請參照圖7e和圖7f的例子，其分別顯示在實施化學機械研磨(cmp)工藝將裝置200的頂表面平坦化之後，裝置200的剖面示意圖和等角視圖。在一些實施例中，化學機械研磨工藝可移除部分的介電層708，以從裝置200的頂表面暴露虛設柵極電極層504。

請參照圖1b、圖8a和圖8b，方法150接著進行至方塊158，在此移除虛設柵極結構506，以暴露鰭元件的溝道區。請參照圖8a和圖8b，虛設柵極結構506的移除形成暴露出鰭元件214a和214b的溝道區512的開口804。在一實施例中，方塊158包含一或多個蝕刻工藝，例如溼蝕刻、幹蝕刻或其他蝕刻技術。

請參照圖1b和圖9a，方法150接著進行至方塊160，通過開口804移除溝道區中部分選定的半導體層。方塊160可包含第一移除工藝以移除第一區500中的選定的半導體層(例如半導體層206)和第二移除工藝以移除第二區501中的選定的半導體層(例如半導體層208)。

在一些實施例中，第一移除工藝包含通過光刻工藝形成第一圖案化光致抗蝕劑層於基底202上方。第一圖案化光致抗蝕劑層可包含開口暴露出第一區500，並保護第二區501。第一移除工藝可包含第一蝕刻工藝，第一蝕刻工藝通過第一圖案化光致抗蝕劑層的開口實施於第一區500中。在圖9a的例子中，在第一區500中，完全地移除溝道區512中鰭元件214a的半導體層206。鰭元件214a的半導體層208保持大致上未被蝕刻。在以下的討論中，將溝道區中鰭元件214a的部分的半導體層208稱為溝道層908a。在圖9a的例子中，溝道層908a具有正方形的溝道剖面輪廓904並懸掛在開口804中。間隙902a形成於相鄰的半導體層208之間。在一些實施例中，第一蝕刻工藝包含選擇性溼蝕刻工藝，且可包含氟化氫(hf)蝕刻劑。在完成第一蝕刻工藝之後，移除第一圖案化光致抗蝕劑層。

在一些實施例中，第二移除工藝包含通過光刻工藝形成第二圖案化光致抗蝕劑層於基底202上方。第二圖案化光致抗蝕劑層可包含開口暴露出第二區501，並保護第一區500。第二移除工藝可包含第二蝕刻工藝，第二蝕刻工藝通過第二圖案化光致抗蝕劑層的開口實施於第二區501中。如圖9a的例子所示，在第二區501中，部分地移除溝道區512中鰭元件214b的半導體層208以形成支撐層910，其支撐溝道區512中的半導體層206(之後將其稱為溝道層908b)。在圖9a的例子中，溝道層908b具有正方形的溝道剖面輪廓904。相鄰的溝道層908b可通過支撐層910和沿支撐層910的相對側壁形成的間隙902b隔開。在一些實施例中，鰭元件214b的溝道層908b的底表面大致與應變鬆弛緩衝(srb)層204的頂表面共平面。在一些實施例中，第二蝕刻工藝包含選擇性溼蝕刻工藝，且可包含氟化氫(hf)蝕刻劑。在完成第二蝕刻工藝之後，移除第二圖案化光致抗蝕劑層。

另外，在一些實施例中，在第二區501中，部分地移除溝道區512中鰭元件214b的半導體層206以形成支撐層910，且溝道區512中鰭元件214b的半導體層208形成溝道層908b。在一些例子中，支撐層910的底表面大致應變鬆弛緩衝(srb)層204的頂表面共平面。

在一些實施例中，在第二區501中，為了隔離的目的將支撐層910氧化。進一步在此實施例中，氧化工藝可包含溼氧化工藝、幹氧化工藝或前述的組合。在一例子中，裝置200暴露於水蒸氣或蒸汽作為氧化劑的溼氧化工藝。在支撐層910包含sige的例子中，氧化的支撐層910包含氧化矽鍺。

請參照圖9b，在一些實施例中，通過一或多個選擇性溼蝕刻工藝，輕微地蝕刻溝道層908a、908b及/或支撐層910，以得到溝道區512中的各種期望的尺寸和形狀。在一些例子中，選擇性溼蝕刻工藝可與用來移除第一區500和第二區501中選定的半導體層的第一及/或第二溼蝕刻工藝相同，或者可包含不同的蝕刻工藝。在一些實施例中，可控制蝕刻條件，使得溝道層908a和908b可具有特別形狀的溝道剖面輪廓，例如磨圓的方形(roundedsquare)、圓形、菱形、橢圓形或其他幾何形狀。在圖9b的例子中，溝道層908a和908b具有相同形狀(例如磨圓的方形)的溝道剖面輪廓904。另外，在一些例子中，溝道層908a和908b可具有不同形狀的輪廓。在一些實施例中，可控制蝕刻工藝的蝕刻條件，使得溝道層908a和908b具有期望的溝道層寬度914和期望的溝道層高度918，支撐層910具有期望的支撐層寬度916，且相鄰的溝道層908a和908b具有期望的間隔距離(spacingdistance)912。可依據裝置效能考量選擇各種期望的尺寸和形狀。

請參照圖9c，在一些實施例中，包含矽的覆蓋層920可圍繞溝道層908a或908b成長(例如當溝道層908a或908b具有在約30原子百分比至約100原子百分比的範圍內的鍺濃度)。覆蓋層920可成為溝道層908a或908b的一部分，且可能影響溝道層寬度914、溝道層高度918、間隔距離912和溝道剖面輪廓904。在一些例子中，覆蓋層920具有約0.5納米(nm)至約2納米的厚度。舉例來說，覆蓋層920的成長可通過分子束外延(mbe)工藝、金屬有機化學氣相沉積(mocvd)工藝及/或其他合適的外延成長工藝實施。

請參照圖1b、圖10a、圖10b和圖10c，方法150進行至方塊162，在此形成中介部件(interposingfeature)1024於鰭元件的溝道區中。請參照圖10a、圖10b和圖10c的例子，在各種實施例中，相鄰溝道層908a或908b之間的間隔距離912可影響中介部件1024的配置(例如部分的中介部件1024設置於間隙902a和902b中)。

請參照圖10a的例子，中介部件1024形成於溝道區512中的基底202上方。部分的中介部件1024完全地填滿間隙902a和902b，以形成間隔區域1012a和1012b。

在一些實施例中，中介部件1024包含至少一界面層1002設置於溝道區512中。在一些實施例中，界面層1002具有小約或等於約1.5納米(nm)的厚度1060。在一些實施例中，界面層1002具有小約或等於約0.6納米的厚度1060。在圖10a的例子中，界面層1002完全地環繞鰭元件214a的溝道層908a，界面層1002部分地環繞鰭元件214b的溝道層908b。

在一些實施例中，界面層1002可包含含氧材料例如氧化矽或氮氧化矽，且可通過使用氧化劑(例如過氧化氫(h2o2)、臭氧(o3))的化學氧化、等離子體增強原子層沉積、熱氧化、原子層沉積(ald)、化學氣相沉積(cvd)及/或其他合適的方法形成。在一些實施例中，鰭元件214a的界面層1002和鰭元件214b的界面層1002包含相同材料。在一些實施例中，鰭元件214a和鰭元件214b的界面層1002可分別形成且包含不同材料。在一些實施例中，在界面層1002形成於開口804中之前，可實施清潔工藝，例如柵極前氫氟酸最後(hf-lastpre-gate)的清潔工藝(舉例來說，使用氫氟(hf)酸溶液)。

在一些實施例中，中介部件1024包含高介電常數介電材料的至少一高介電常數介電層1004設置於開口804中的界面層1002上方及/或圍繞界面層1002。在一些實施例中，高介電常數介電層1004可具有約0.5納米(nm)至約5納米的厚度1062。在圖10a的例子中，高介電常數介電層1004完全地環繞鰭元件214a的溝道層908a，且高介電常數介電層1004部分地繞鰭鰭元件214b的溝道層908b。在一些實施例中，鰭元件214a和214b的高介電常數介電層1004包含相同材料。在一些實施例中，鰭元件214a和214b的高介電常數介電層1004分別形成且包含不同材料。

在一些實施例中，高介電常數介電材料具有高介電常數，舉例來說，大於熱氧化矽的介電常數(約3.9)。高介電常數介電材料可包含氧化鉿(hfo2)、氧化鋯(zro2)、氧化鑭(la2o3)、氧化鋁(al2o3)、氧化鈦(tio2)、氧化釔、鈦酸鍶、氮氧化鉿(hfoxny)、其他合適的金屬氧化物或前述的組合。高介電常數介電層1004可通過原子層沉積(ald)、化學氣相沉積(cvd)、物理氣相沉積(pvd)、遠端等離子體化學氣相沉積(remoteplasmacvd，rpcvd)、等離子體增強化學氣相沉積(pecvd)、金屬有機化學氣相沉積(mocvd)、濺鍍、其他合適的工藝或前述的組合形成。

在一些實施例中，中介部件1024包含覆蓋材料的至少一覆蓋層1006設置於開口804中的高介電常數介電層1004上方及/或圍繞高介電常數介電層1004。覆蓋層1006可具有約0.5納米(nm)至約5納米的厚度1064。覆蓋材料可包含氮化鈦、氮化鉭、碳化鉭、其他合適的材料及/或前述的組合。覆蓋材料可通過原子層沉積(ald)及/或其他合適的方法形成。另外，在一些實施例中，中介部件1024不包含覆蓋層。

在一些實施例中，中介部件1024的側壁具有約1納米(nm)至約6納米的厚度1028，其可等於界面層1002的厚度1060、高介電常數介電層1004的厚度1062和覆蓋層1006的厚度1064(如果有)的合併厚度。

在圖10a的例子中，間隔距離912等於或小於界面層1002和高介電常數介電層1004的合併厚度的兩倍。如圖10a所示，對於鰭元件214a，間隔區域1012a被兩個界面層1002的一部分和兩個高介電常數介電層1004的一部分完全填滿，在此兩個高介電常數介電層1004在間隔區域1012a中融合。對於鰭元件214b，沿支撐層910的兩個間隔區域1012b的每一個被部分的界面層1002和部分的高介電常數介電層1004完全填滿。

請參照圖10b的例子，其中間隔距離912大於界面層1002和高介電常數介電層1004的合併厚度的兩倍，但是等於或小於中介部件1024的厚度1028的兩倍。如圖10b所示，對於鰭元件214a，間隔區域1012a被兩個界面層1002的一部分、兩個高介電常數介電層1004的一部分和兩個覆蓋層1006的一部分完全填滿，在此兩個覆蓋層1006在間隔區域1012a中融合。對於鰭元件214b，沿著支撐層910的每一個間隔區域1012b被部分的界面層1002、部分的高介電常數介電層1004和部分的覆蓋層1006完全填滿。

請參照圖10c的例子，其顯示鰭元件214a和214b的間隔距離912大於中介部件1024的厚度1028的兩倍。如圖10c所示，間隔區域1012a被兩個界面層1002的一部分、兩個高介電常數介電層1004的一部分和兩個覆蓋層1006的一部分部分地填充。在圖10c的例子中，對於鰭元件214a，間隔區域1012a包含間隙1066a設置於兩個覆蓋層1006的一部分之間。對於鰭元件214b，沿支撐層910的相對側壁的兩個間隔區域1012b的每一個被部分的界面層1002、部分的高介電常數介電層1004和部分的覆蓋層1006部分地填充，且包含間隙1066b設置於間隔區域1012b中部分的覆蓋層1006之間。

請參照圖1b、圖11a、圖11b和圖11c，方法150進行至方塊164，在此沉積清除(scavenging)金屬層於鰭元件的溝道區中。請參照圖11a、圖11b和圖11c的例子，在各種實施例中，相鄰溝道層908a或908b之間的間隔距離912可不同，其可影響清除層1102的配置(例如設置於間隙902a和902b中的部分的清除層1102)。在一些例子中，間隔區域1012a和1012b不包含任何清除材料。在一些例子中，間隔區域1012a和1012b包含至少一清除層1102的一部分。

請參照圖11a和圖11b的例子，其分別顯示圖10a和圖10b的裝置200在清除層1102(也被稱為清除金屬層)設置於開口804中之後的實施例，在此間隔距離912等於或小於兩倍的中介部件1024的厚度1028。在圖11a和圖11b的例子中，清除層1102至少部分地環繞鰭元件214a和214b的中介部件1024。在一些實施例中，清除層1102可具有約0.5納米(nm)至約6納米的厚度1104。清除層1102可包含清除材料，例如鈦、鉿、鋯、鉭、氮化鈦、氮化鉭、氮化鉭矽、氮化鈦矽、其他合適的材料或前述的組合。可將清除材料配置為促進界面層1002上的清除工藝。在圖11a和圖11b的例子中，間隔區域1012a和1012b沒有清除材料。

請參照圖11c的例子，其顯示圖10c的裝置200在清除層1102設置於開口804中之後的實施例，在此間隔距離912大於中介部件1024的厚度1028的兩倍。如圖11c所示的例子，間隔區域1012a包含兩個清除層1102的一部分，清除層1102至少部分地填充鰭元件214a的間隔區域1012a中的間隙1066a。在圖11的例子中，間隔區域1012b包含部分的清除層1102，清除層1102至少部分地填充鰭元件214b的間隔區域1012b中的間隙1066b。

在一些實施例中，清除層1102可通過原子層沉積(ald)、化學氣相沉積(cvd)、物理氣相沉積(pvd)、遠端等離子體化學氣相沉積(rpcvd)、等離子體增強化學氣相沉積(pecvd)、金屬有機化學氣相沉積(mocvd)、濺鍍、其他合適的工藝或前述的組合形成。

請參照圖1、圖12a、圖12b、圖12c、圖12d、圖13a、圖13b和圖13c，方法150進行至方塊166，在此實施清除工藝於界面層1002，以形成處理過的界面層1202。請參照圖12a和圖12c的例子，可實施一或多個退火工藝1200以促成對界面層1002的清除工藝。

在各種實施例中，退火工藝1200可包括快速熱退火(rapidthermalannealing，rta)、雷射退火工藝或其他合適的退火工藝。舉例來說，退火工藝1200可包含採用在約600℃至約1000℃的範圍內的溫度的高溫熱退火步驟，而其他實施例可使用不同範圍內的溫度。

在各種實施例中，清除工藝可用以改善裝置效能。舉例來說，清除工藝可用以縮減柵極結構的等效氧化層厚度(equivalentoxidethickness，eot)。再舉例來說，清除工藝可用以縮減界面層1002與高介電常數介電層1004之間的界面偶極(interfacedipole)，使得裝置200的平帶電壓(flatbandvoltage)vfb及/或臨界電壓vt可調整。再舉例來說，清除工藝可幫助增加臨界電壓vt，增加的電壓在約50mv至約200mv的範圍內。

為了達到期望的裝置效能改善，在一些實施例中，在清除工藝期間清除界面層1002的全部區域，以形成均勻的處理過的界面層1202。未清除區域可能導致處理過的界面層1202的不均勻性，其可產生與不均勻的裝置開啟或柵極結構中的有效區域縮減相關的問題。在一些例子中，在清除工藝期間不清除界面層1002的特定區域，因為此特定區域至清除層1102的距離(也將其稱為清除距離)大於預定的清除臨界值t(例如6納米(nm))。

在各種實施例中，界面層1002的全部區域的最大清除距離可影響處理過的界面層1202的均勻性，此距離也被稱為界面層1002的最大清除距離。為了確保清除界面層1002的全部區域以形成均勻的處理過的界面層1202，可將界面層1002的最大清除距離1258設計為等於或小於預定的清除臨界值t。

請參照圖12a和圖12b的例子，在一些實施例中，清除界面層1002的全部區域以形成均勻的處理過的界面層1202。如圖12a所示，清除層1102完全地環繞界面層1002，且最大清除距離1258(例如等於中介部件1024的厚度1028)小於預定的清除臨界值t。如圖12b所示，清除界面層1002的全部區域以形成均勻的處理過的界面層1202。處理過的界面層1202可包含第一層1204。在一些實施例中，第一層1204為外延成長矽層，且可成為溝道層908的一部分。

在一些實施例中，界面層1002可完全地轉變為第一層1204(例如調整清除層1102的氧親和力及/或退火參數)。在一例子中，第一層1204具有厚度1250，其約等於界面層1002的厚度1060。可僅由高介電常數介電層1004的等效氧化層厚度(eot)定義介電堆疊的最終的等效氧化層厚度。

另外，請參照圖12b的例子，在一些實施例中，經處理過的界面層1202可包含第二層1206，其厚度1252有著小於界面層1002的厚度1060(例如通過調整清除層1102的氧親和力及/或退火參數)。在一些例子中，第二層1206包含相同於界面層1002的材料。可由第二層1206的等效氧化層厚度(eot)和高介電常數介電層1004的等效氧化層厚度定義介電堆疊的最終的等效氧化層厚度。

請參照圖12c和圖12d，在一些實施例中，在清除工藝期間不清除界面層1002的一些區域。如圖12c所示，清除層1102包含間隙1254，且沒有均勻地環繞界面層1002。最大清除距離1258等於區域1208的清除距離，且大於預定的清除臨界值t。如此一來，在清除工藝期間不清除區域1208。請參照圖12d的例子，處理過的界面層1202包含區域1208(也被稱為未清除區域)，區域1208影響處理過的界面層1202的均勻性。在一些實施例中，區域1208延伸於第一層1204與第二層1206之間。在圖12d的例子中，第二層1206、區域1208和高介電常數介電層1004的等效氧化層厚度(eot)可影響介電堆疊的最終的等效氧化層厚度。

請參照圖13a、圖13b和圖13c，在一些實施例中，相鄰的溝道層之間的間隔距離912及/或溝道層的溝道剖面輪廓904可影響鰭元件的界面層1002的最大清除距離1258。可以注意的是，為了簡化討論，在圖13a、圖13b和圖13c的例子中，鰭元件1314a、1314b、1314c的中介部件1024具有相同的厚度1028(例如y6)，且鰭元件1314a、1314b、1314c的溝道層908具有相同的溝道層寬度914(例如w1)和溝道層高度918(例如w1)。雖然此處討論的溝道剖面輪廓的形狀包含正方形、磨圓的方形和圓形，可以理解的是，溝道剖面輪廓的形狀可能為其他形狀(例如菱形、橢圓形、矩形)，並且其在本公開實施例的範圍內。

請參照圖13a，例示性的曲線1302、1304和1306顯示最大清除距離1258為間隔距離912和溝道剖面輪廓904的函數。特別來說，曲線1302、1304和1306分別對應至具有正方形、磨圓的方形和圓形的溝道剖面輪廓904的鰭元件1314a、1314b、1314c。在圖13a中，水平軸「x」代表間隔距離912，且垂直軸「y」代表界面層1002的最大清除距離1258。如圖13a所示，在x1與x4之間的特定的間距中，有著各種溝道剖面輪廓的鰭元件1314a、1314b、1314c可具有不同的最大清除距離1258。在一些實施例中，x4等於兩倍的中介部件1024的厚度1028(例如y6)。

請參照圖13b和圖13c的例子，簡化的鰭元件1314a、1314b和1314c更顯示溝道層908的溝道剖面輪廓904可影響最大清除距離1258。

如圖13b和圖13c所示的例子，當間隔距離912縮減時，最大清除距離1258可增加。在圖13b的例子中，鰭元件1314a具有間隔距離912(例如大於兩倍的y6)，使得其間隔區域1012a包含一部分的清除層1102設置於界面層1002的區域a正下方。因此，鰭元件1314a具有從區域a垂直地延伸至清除層1102的內表面1364的最大清除距離1258(例如y6)。請參照圖13c的例子，當鰭元件1314a的間隔距離912縮減(例如縮減至小於兩倍的y6)，間隔區域1012a變得更小，且沒有清除層1102設置於區域a的正下方。因此，鰭元件1314a的最大清除距離1258增加，且在與垂直線呈角度θ1(例如90度)的方向從區域a延伸至清除層1102。

相似地，如圖13c的例子所示，當間隔距離912縮減時，鰭元件1314b和1314c的最大清除距離1258也可增加。然而，因為不同的溝道剖面輪廓，各自的最大清除距離1258可在不同方向(例如與垂直線分別呈角度θ2和θ3，其中角度θ2可小於角度θ1，且/或角度θ3可小於角度θ2)上從區域b和c延伸至清除層1102，且具有不同的數值。舉例來說，具有圓形溝道剖面輪廓的鰭元件1314c的最大清除距離1258可小於鰭元件1314a和1314b兩者的最大清除距離1258。

在一些實施例中，可依據裝置效能考量(例如溝道半導體層密度、清除均勻性、等效氧化層厚度(eot)及/或平帶電壓vfb及/或臨界電壓vt的調整)依據清除工藝中使用的預定清除臨界值t，選擇間隔距離912及/或溝道剖面輪廓904。

請參照圖13a，其顯示三個清除臨界值t1、t2和t3。清除臨界值t1大於y1，清除臨界值t2(相同於y3)介於y1與y6之間，且清除臨界值t3小於y6。

在使用清除臨界值t1的清除工藝的一些實施例中，無論何種間隔距離和溝道剖面輪廓，可清除所有鰭元件1314a、1314b和1314c的界面層1002的全部區域，以形成不包含任何區域1208的處理過的界面層1202。

或者，在使用清除臨界值t3的清除工藝的一些實施例中，對於每一個鰭元件1314a、1314b和1314c，無論何種間隔距離和溝道剖面輪廓，至少不清除界面層1002的一區域1208，且處理過的界面層1202包含區域1208，區域1208影響處理過的界面層1202的均勻性。

或者，在清除工藝使用大於y6但小於y1的清除臨界值t2的一些實施例中，可依據清除臨界值t2及/或期望的溝道層密度選擇間隔距離912及/或溝道剖面輪廓904，以形成均勻的處理過的界面層1202(例如不包含任何的區域1208)。如圖13a所示，對於鰭元件1314a、1314b和1314c，確保清除界面層1002的全部區域的最小間隔距離分別為x4、x2和x6。因為x6小於x2，x2小於x4，鰭元件1314c可具有大於鰭元件1314b的溝道層密度，鰭元件1314b可具有大於鰭元件1314a的溝道層密度。

在一些實施例中，其他參數(例如支撐層910的寬度)可影響界面層1002的最大清除距離1258。

請參照圖14a、圖14b和圖14c的例子，其顯示在實施清除工藝之後，有著磨圓的方形溝道剖面輪廓的各種間隔距離的有著鰭元件214a和214b的裝置200。在一些例子中，鰭元件214a和214b中的一個或兩者對應至圖13a的曲線1304。

請參照圖14a的例子，鰭元件214a和214b具有x6的間隔距離912和y7的最大清除距離1258。如圖13a和圖14a所示，因為界面層1002的最大清除距離y7大於清除臨界值t2，在一些實施例中，在清除工藝期間不清除界面層1002的區域1208，且處理過的界面層1202包含區域1208。

在圖14b的例子中，鰭元件214a和214b具有小於x4的x3的間隔距離912和y4的最大清除距離1258。如圖13a和圖14b所示，因為界面層1002的最大清除距離y4小於清除臨界值t2，在清除工藝期間清除界面層1002的全部區域，且處理過的界面層1202不包含任何區域1208。

在圖14c的例子中，鰭元件214a和214b具有大於x4的x5的間隔距離912和y6的最大清除距離1258。如圖13a和圖14c所示，因為界面層1002的最大清除距離y6小於清除臨界值t2，在清除工藝期間清除界面層1002的全部區域，且處理過的界面層1202不包含任何區域1208。

在一些實施例中，在實施清除工藝之後，可通過合適的蝕刻工藝(例如幹蝕刻或溼蝕刻)移除清除層1102。

請參照圖1、圖15，方法150進行至方塊168，在此形成金屬層於基底202上方。為方便參考，圖15的柵極堆疊1506中省略中介部件1024和清除層1102，且也省略層間介電(ild)層702、接觸蝕刻停止層(cesl)704和介電層708。

請參照圖15的例子，柵極堆疊1506可形成於鰭元件214a和214b的溝道區中，且可分別為第一裝置和第二裝置的一部分。柵極堆疊1506可包含柵極金屬層1508設置於溝道區512中。柵極金屬層1508可包含單一層或者多層結構，例如有著選定功函數以增強裝置效能的金屬層(功函數金屬層)、襯墊層、潤溼層、粘著層、金屬合金或金屬矽化物的各種組合。舉例來說，柵極堆疊1506的柵極金屬層1508可包含ti、ag、al、tialn、tac、tacn、tasin、mn、zr、tin、tan、ru、mo、al、wn、cu、w、re、ir、co、ni、其他合適的金屬材料或前述的組合。在各種實施例中，柵極堆疊1506的柵極金屬層1508可通過原子層沉積(ald)、物理氣相沉積(pvd)、化學氣相沉積(cvd)、電子束蒸鍍或其他合適的工藝形成。再者，柵極金屬層1508可針對n型場效電晶體(n-fet)(例如鰭元件214a)和p型場效電晶體(p-fet)(例如鰭元件214b)使用不同的金屬層分開形成。在各種實施例中，可實施化學機械研磨(cmp)工藝以從柵極堆疊1506的柵極金屬層1508移除多餘的金屬，且進而提供柵極堆疊1506的柵極金屬層1508的大致上平坦的頂表面。此外，柵極金屬層1508可提供n型或p型功函數，其可作為電晶體(例如鰭式場效電晶體(finfet))柵極電極，且在至少一些實施例中，柵極金屬層1508可包含多晶矽層。

裝置200(也被稱為半導體裝置)可經過更多工藝來形成本技術領域已知的各種部件和區域。舉例來說，後續的工藝形成接觸窗開口、接觸金屬、各種接點、導通孔(vias)、導線、多層互連部件(例如金屬層和層間介電質)於基底202上，其配置來連接各種部件以形成包含一或多個多柵極裝置的功能性電路。再舉例來說，多層互連可包含垂直互連例如導通孔和接點，以及水平互連例如金屬線。各種互連部件可採用各種導電材料包含銅、鎢及/或矽化物。在一例子中，使用鑲嵌及/或雙鑲嵌工藝來形成與銅相關的多層互連結構。再者，可實施其他工藝步驟於方法150之前、期間或之後，且依據方法150的各種實施例可取代或刪除一些上述的工藝步驟。

本公開的實施例提供優於現有技術的優點。雖然可以理解不同的實施例可提供不同的優點，但是並非所有的優點必須於此處討論，且對於所有實施例並沒有特別需求的優點。通過使用在此公開的方法和結構，在不需要清除金屬層設置於垂直地相鄰的納米線之間的情況下，可均勻地清除在垂直堆疊的納米線上或周圍的界面層，其可縮減納米線的間隔要求並提高納米線的密度。在一例子中，可依據清除臨界值及/或期望的納米線密度來塑造納米線使其具有預定形狀的剖面輪廓，如此一來，在清除工藝期間可清除界面層的全部區域，以形成均勻的處理過的界面層。通過均勻地微縮化界面層，可改善介電堆疊的等效氧化層厚度(eot)，且可均勻地調整平帶電壓vfb及/或臨界電壓vt，其可改善整體的裝置效能。

因此，本公開實施例的一方面包含半導體裝置的形成方法，提供從基底延伸的鰭，鰭具有源極/漏極區和溝道區，且包含第一層設置於基底上方、第二層設置於第一層上方及第三層設置於第二層上方。第二層的至少一部分從溝道區移除，以形成間隙於第一層與第三層之間。第一材料形成於溝道區中，以形成至少部分地環繞第一層的第一界面層部分，以及至少部分地環繞第三層的第二界面層部分。第二材料沉積於溝道區中，以形成至少部分地環繞第一界面層部分的第一高介電常數介電層部分，以及至少部分地環繞第二界面層部分的第二高介電常數介電層部分，沿溝道區中的第一高介電常數介電層部分和第二高介電常數介電層部分的相對側壁形成包含清除材料的金屬層。

在一些其他實施例中，其中第一層和第三層的每一個具有磨圓的輪廓。

在一些其他實施例中，其中磨圓的輪廓具有圓形的形狀。

在一些其他實施例中，其中在形成金屬層之後，間隙不具有清除材料。

在一些其他實施例中，上述方法還包括通過成長第一矽鍺層形成第一層，通過成長矽層於第一矽鍺層正上方形成第二層，以及通過成長第二矽鍺層於矽層正上方形成第三層。

在一些其他實施例中，上述方法還包括從溝道區移除第二層的至少一部分之後，成長矽層於第一層和第三層上。

在一些其他實施例中，上述方法還包括對金屬層實施退火工藝，產生對第一界面層部分和第二界面層部分的清除工藝。

本公開實施例的另一方面包含一方法，此方法包含形成包含第一半導體層、第二半導體層和第三半導體層的鰭元件。從鰭元件的溝道區移除第二半導體層的至少一部分，以形成間隙於第一半導體層與第三半導體層之間。中介部件形成於溝道區中，中介部件包含至少部分地環繞第一半導體層的第一界面層部分，至少部分地環繞第一界面層部分的第一高介電常數介電層部分，至少部分地環繞第二半導體層的第二界面層部分以及至少部分地環繞第二界面層部分的第二高介電常數介電層部分。沉積至少部分地環繞中介部件的金屬層，金屬層包含清除材料。

在一些其他實施例中，其中第二半導體層的厚度小於兩倍的中介部件的側壁的寬度。

在一些其他實施例中，上述方法還包括蝕刻第一半導體層和第三半導體層，使第一半導體層和第三半導體層的每一個具有磨圓的輪廓。

在一些其他實施例中，其中磨圓的輪廓為圓形的形狀。

在一些其他實施例中，其中在沉積金屬層之後，間隙不具有清除材料。

在一些其他實施例中，上述方法還包括對金屬層實施退火工藝，產生對第一界面層部分和第二界面層部分的清除工藝。

在一些其他實施例中，其中在清除工藝期間清除第一界面層部分和第二界面層部分的全部區域。

在一些其他實施例中，上述方法還包括通過成長第一矽鍺層形成第一半導體層，通過成長矽層於第一矽鍺層正上方形成第二半導體層，以及通過成長第二矽鍺層於矽層正上方形成第三半導體層。

在一些其他實施例中，上述方法還包括通過成長第一鍺層形成第一半導體層，通過成長矽鍺層於第一鍺層正上方形成第二半導體層，以及通過成長第二鍺層於矽鍺層正上方形成第三半導體層。

本公開實施例的另一方面包含半導體裝置，半導體裝置包含從基底延伸的鰭元件，鰭元件的溝道區包含第一半導體層，第二半導體層設置於第一半導體層上方且通過間隔區域與第一半導體層垂直地隔開，至少部分地環繞第一半導體層的第一高介電常數介電層部分，至少部分地環繞第二半導體層的第二高介電常數介電層部分，以及金屬層沿第一高介電常數介電層部分和第二高介電常數介電層部分的相對側壁形成，金屬層包含清除材料，且其中間隔區域不具有清除材料。

在一些其他實施例中，其中第一半導體層和第二半導體層的每一個具有磨圓的輪廓。

在一些其他實施例中，其中第二半導體層包含矽鍺和鍺中的至少一者。

在一些其他實施例中，其中鰭元件的溝道區還包括第三半導體層，第三半導體層包含矽至少部分地環繞第二半導體層。

前述內文概述了許多實施例的特徵，使本領域技術人員可以從各個方面更佳地了解本公開實施例。本領域技術人員應可理解，且可輕易地以本公開實施例為基礎來設計或修飾其他工藝及結構，並以此達到相同的目的及/或達到與在此介紹的實施例等相同的優點。本領域技術人員也應了解這些相等的結構並未背離本公開的發明精神與範圍。在不背離本公開的發明精神與範圍的前提下，可對本公開進行各種改變、置換或修改。