浮體電晶體結構、半導體結構及形成半導體結構的方法

2023-05-30 23:22:06

專利名稱：浮體電晶體結構、半導體結構及形成半導體結構的方法
技術領域：
本發明涉及半導體結構及形成半導體結構的方法，且明確地說涉及浮體電晶體結 構及形成浮體電晶體結構的方法的方面。
背景技術：
生產高度集成、高速、低功率的存儲器裝置是持續目標。傳統的存儲器裝置是靜態隨機存取存儲器(SRAM)及動態隨機存取存儲器(DRAM)。靜態隨機存取存儲器可在 高速下操作，但相對於其它類型的存儲器，通常會消耗相對較大量的半導體不動產。 動態隨機存取存儲器通常包含電晶體及電容器，且可形成個別的動態隨機存取存儲器 單位單元，其與靜態隨機存取存儲器單元相比，消耗相對較少量的半導體不動產。然 而，即使動態隨機存取存儲器對於下一代的集成水平來說也太大，因為其因增加的集 成水平而變得越來越難以形成令人滿意的電容器。目前實質上關注一種新型的無電容器動態隨機存取存儲器(亦稱為浮體單元)，其 可達到比利用電容器的傳統動態隨機存取存儲器更高的集成水平。新存儲器使用部分 或完全耗盡型絕緣體上矽(SOI)場效電晶體(FET)的浮體作為存儲節點，而非使用存儲 電容器。需要開發可易於併入到半導體製作工藝中的浮體單元。還需要開發使用浮體單元 的存儲器陣列，及開發用於形成所述陣列的方法。儘管已開發出本文中所描述的方法及結構，但其至少部分地是針對浮體單元的集成；應理解本發明可具有額外的應用。發明內容


將參考以下附圖在下文中描述本發明的優選實施例。圖1-4是在本發明的實例性方面的初步處理階段處半導體結構的片斷的俯視圖 及截面側視圖。圖2、 3及4的截面分別沿圖1的線2-2、 3-3及4-4。圖4的截面沿 圖2及3的線4-4;且圖2及3的截面分別沿圖4的線2-2及3-3。圖5-8分別是在圖l-4之後的處理階段處所示的圖l-4的片斷的視圖。圖6、 7及8的截面分別沿圖5的線6-6、 7-7及8-8。圖8的截面沿圖6及7的線8-8;且圖6 及7的截面分別沿圖8的線6-6及7-7。
圖9-12分別是在圖5-8之後的處理階段處所示的圖1-4的片斷的視圖。圖10、 11及12的截面分別沿圖9的線10-10、 11-11及12-12。圖12的截面沿圖10及11的 線12-12;圖10及11的截面分別沿圖12的線10-10及11-11。
圖13-17是在圖9-12之後的處理階段處所示的圖1-4的半導體結構的視圖。圖 13-16的片斷分別對應於圖1-4的片斷；且圖17的片斷是除圖1-4的片斷之外的額外 視圖。圖14、 15、 16及17的截面分別沿圖13的線14-14、 15-15、 16-16及17-17。圖 16及17的截面分別沿圖14及15的線16-16及17-17;且圖14及15的截面分別沿 圖16及17的線14-14及15-15。
圖18-21分別是在圖13-17之後的處理階段處所示的圖l-4的片斷的視圖。圖19、 20及21的截面分別沿圖18的線19-19、 20-20及21-21 。圖21的截面沿圖19及20 的線21-21;且圖19及20的截面分別沿圖21的線19-19及20-20。
圖22-25分別是在圖18-21之後的處理階段處所示的圖1-4的片斷的視圖。圖23、 24及25的截面分別沿圖22的線23-23、 24-24及25-25。圖25的截面沿圖23及24 的線25-25;且圖23及24的截面分別沿圖25的線23-23及24-24。
圖26-29分別是在圖22-25之後的處理階段處所示的圖1-4的片斷的視圖。圖27、 28及29的截面分別沿圖26的線27-27、 28-28及29-29。圖29的截面沿圖27及28 的線29-29; 且圖27及28的截面分別沿圖29的線27-27及28-28。
圖30-33分別是在圖26-29之後的處理階段處所示的圖1-4的片斷的視圖。圖31、 32及33的截面分別沿圖30的線31-31、 32-32及33-33。圖33的截面沿圖31及32 的線33-33; 且圖31及32的截面分別沿圖33的線31-31及32-32。
圖34-37分別是在圖30-33之後的處理階段處所示的圖1-4的片斷的視圖。圖35、 36及37的截面分別沿圖34的線35-35、 36-36及37-37。圖37的截面沿圖35及36 的線37-37;且圖35及36的截面分別沿圖37的線35-35及36-36。
圖38是在圖13-17的處理階段處的半導體結構的片斷的三維視圖。
具體實施例方式
在特定方面中，本文中所描述的發明涉及一種浮體電晶體結構的設計，其中源極 及漏極線是沿U形半導體鰭片的叉形件布局。當利用目前間距加倍程序時，可使用目 前90納米技術將所述布局減小到6FZ或更小。全特徵8F"布局可製造到高達40納米 及以上。期望根據本發明形成的結構具有高比例縮放性，及良好的數據保持。
將參考圖l-38來描述本發明的實例性方面。
初始參考圖1-4，圖解說明位於根據本發明的方面的初步處理階段處的半導體結 構10。結構IO包含半導體基底12，位於所述基底上的電絕緣塊14(本文中還稱為絕緣
體14)，及位於所述電絕緣塊上的半導體材料16。半導體材料16及絕緣材料14可一
起視為絕緣體上半導體(SOI)結構。
半導體基底12可包含任何適合的半導體材料，包括(例如)矽晶片的體單晶矽。
在一些方面中，基底12可被視為半導體襯底。為了幫助對權利要求書的解釋，將術
語"半導電襯底"及"半導體襯底"定義為意指包含半導電材料的任何結構，包括但 不限於體半導電材料，例如半導電晶片(單獨或以其上包含有其它材料的組合件形式)，
以及半導電材料層(單獨或以其上包含有其它材料的組合件形式)。術語"襯底"是指 任何支撐結構，包括但不限於上述半導電襯底。
雖然基底12通常將包含半導體材料，但應了解在本發明的各種方面中，所述基 底可包含適合作為支撐襯底的其它材料。
塊14的電絕緣材料可包含任何適合的組合物或組合物的組合，且特定方面中將 包含二氧化矽、實質上由或由二氧化矽組成。塊14可具有例如從約1000埃到約1500 埃的厚度。
半導體材料16可包含任何適合的組合物或組合物的組合，且特定方面中將包含 矽、實質上由或由矽組成。通常，半導體材料16將是單晶的，但應理解所述材料可 呈任何適合的形式。在本發明的所示方面中，材料16直接靠在絕緣體14上。
結構10包含在材料16上的經圖案化掩模18，其中顯示掩模包含層20及22。層 20可對應於與墊氧化物(換句話說，可實質上由或由二氧化矽組成)，且層22可實質 上由或由氮化矽組成。層20可以是在材料16上熱生長的經緩衝氧化物，且可具有例 如從約50埃到約100埃的厚度。層22可具有從約500埃到約750埃的厚度。
掩模18具有穿過其延伸的開口 24、 26及28，且所述開口還延伸到半導體材料 16中。形成穿過掩模18且進入到材料16中的開口可用任何適合的處理來完成，例 如包括在層22上形成經光刻圖案化的抗蝕劑掩模(未顯示)；用一個或一個以上適當 蝕刻，將圖案從抗蝕劑掩模轉移到下伏層20及22;用適當蝕刻將圖案進一步轉移到 材料16中，且移除抗蝕劑掩模。
顯示半導體材料16具有厚度30，且顯示開口 24、 26及28僅部分地延伸到材料 16中，且因此不完全穿過材料的厚度。厚度30可(例如)從約1500埃到約2500埃， 且開口 24、 26及28可延伸到(例如)所述厚度的約四分之三。
可在圖1的俯視圖中看到開口 24、 26及28線性延伸，且進一步彼此大致平行地 延伸。開口24、 26及28沿其延伸的線性方向可界定為緯度方向32。在一些方面中， 可將開口 24、 26及28視為主要沿所界定的緯度方向線性延伸的第一溝槽。
分別圍繞溝槽24、 26及28提供虛線邊界33、 35及37。虛線邊界對應於其中最 終將從半導體材料16圖案化槽的位置，如將從以下論述更加明了。
接下來參考圖5-9，移除材料16、 20及22的部分以形成開口 39，且沿溝槽24、 26及28分別留下分離的結構34、 36及38。隨後，用電絕緣材料40填充開口 39及溝槽24、 26及28。電絕緣材料40可包含任何適合組合物或組合物的組合，且特定 方面可包含二氧化矽、實質上由或由二氧化矽組成。開口39完全延伸穿過半導體材料16的厚度，且在所示的方面中，部分地延伸到 電絕緣塊14中。開口 39可(例如)延伸到絕緣塊14厚度的一半處。在一些方面中，開 口39將對應於多個開口，而非單個大開口。如先前所論述，可將溝槽24、 26及28稱為第一溝槽以將其與形成於結構10內 的其它溝槽區分開。在一些方面中，可將開口 39的形成視為形成一個或一個以上第 二溝槽，其留下沿第一溝槽下且在其下方延伸的半導體材料16的多個隔開區(具體來 說，結構34、 36及38的半導體材料)。半導體材料的個別隔開區是槽形，如可在圖8 的截面中看到。所述槽形隔開區含有沿第一溝槽24、 26及28的相對側的側壁41， 且含有在第一溝槽下方的中心(或底部)區43。槽形結構是形成在圖1-4的位置33、 35 及37中。在一些方面中，可將圍繞第一溝槽24、 26及28延伸的半導體材料視為U 形；其中將側壁41視為U形結構的分支或叉形件，且其中將中心區43視為U形結 構的基底或中心部分。在又其它替代方面中，可將側壁41視為從對應於區43的中心 谷部分向上延伸。可在圖5中看到區34、 36及38具有沿溝槽縱向延伸的細長段42，且具有連接 所述細長段的端44。圖8中所示的槽的側壁是沿細長段42。然而，應注意還存在沿 端44的側壁，如可在圖6中看到。絕緣材料40填充溝槽24、 26及28。可將所述溝槽視為半導體材料16的槽形區 34、 36及38的槽；且因此可將絕緣材料40視為填充半導體材料16的槽形區的槽(或 另一選擇是谷)。 t顯示絕緣材料40具有經平面化的上表面45。所述經平面化的上表面45可通過' 以下步驟來形成初始提供材料40以過填充溝槽24、 26及28，以及開口39來形成； 且接著使材料40經受拋光，以從層22上移除所述材料且形成平面化上表面45。適 合的拋光可以是化學機械拋光(CMP)，且層22可在此拋光期間用作停止層。可將開口 39視為深開口，因為其比溝槽24、 26及28更深。開口 39的形成可用 任何適合處理完成，例如包括在層22及溝槽24、 26及28上形成經光刻圖案化的 抗蝕劑掩模(未顯示)；用一個或一個以上適當蝕刻，將圖案從抗蝕劑掩模轉移到下伏 層20及22;用適當蝕刻穿過材料16進一步轉移圖案，且接著部分地進入到絕緣體 14中；及移除抗蝕劑掩模。雖然在本發明的所示實例性方面中，將深開口 39描述為在淺溝槽24、 26及28 之後形成，但應理解本發明還包括其中將形成深開口及淺溝槽的次序顛倒的方面。同 樣地，雖然將深開口及淺溝槽顯示為同時填充絕緣材料40，但應理解可在形成深開 口之前將絕緣材料提供在淺溝槽內，或反之亦然。此外，應理解在本發明一些方面中 淺溝槽內的絕緣材料可在組成上不同於深開口內的絕緣材料。接下來參考圖9-12，溝槽50、 52、 54及56經形成以延伸穿過區34、 36及38的槽形半導體材料結構。所述溝槽延伸穿過掩蔽材料20及22，穿過半導體材料16， 且部分地進入到絕緣體14中。在特定方面中，溝槽50、 52、 54及56可延伸到絕緣 體14整個厚度的約一半處。溝槽50、 52、 54及56的形成可使用任何適合的處理來 完成，例如包括跨越結構10形成經光刻圖案化的抗蝕劑掩模(未顯示)以界定所述溝 槽的位置；用一個或一個以上適當蝕刻，將圖案從抗蝕劑掩模轉移到下伏層20及22; 用適當蝕刻穿過材料16進一步轉移圖案，且接著部分地進入到絕緣體14中；及移除 抗蝕劑掩模。
溝槽50、 52、 54及56將槽形結構細分成鄰近地夾在若干對溝槽之間的多個槽形 片。從區36細分的個別槽形片標示為片60、 62及64。圖12中所示的片62包含接 合到中心底部區65的向上突出的側壁63。圖10及11的截面分別穿過底部分65及 側壁63。在本發明的一些方面中，可將溝槽50、 52、 54及56稱為第三溝槽，以將 其與第一溝槽24、 26和28及第二溝槽39(圖5-8)區分開。
溝槽50、 52、 54及56具有包含各種材料14、 16、 20及22的周邊；如可在圖 10-12的截面中看到。
在本發明的所示方面中，溝槽50、 52、 54及56主要沿大致正交於緯度方向32 的經度方向68線性延伸。術語"大致正交"用來指示經度方向是在製造及測量公差 內正交於緯度方向，其可包括但不限於其中經度方向是絕對正交於緯度方向的應用。
溝槽52及56在互連區域70處接合，互連區70是半導體材料16的槽形片陣列 的周邊。互連區70最終在形成於溝槽52及56內的導電材料(具體來說，背柵極)之間 提供電互連，如從以下論述將可更明了。互連區70還可提供適合於電連接到其它層 的經加寬墊，如從以下論述將可更明了。在一些方面中(未顯示)，溝槽52及56不互 連。在所述方面中，最終形成於溝槽內的背柵極可在除溝槽52及56之外的另一層級 處互連；或可留下至少一些背柵極彼此不連接，使得可單獨地偏壓及/或調製所述背 柵極。
溝槽50及54包含經加寬的區72及74，其最終可用於圖案化適合於電連接到其 它層的導電材料的經加寬墊。
接下來參考圖13-17，用一種或一種以上介電材料76給沿第三溝槽50、 52、 54 及56的周邊的半導體材料區加襯。在特定方面中， 一種或一種以上介電材料包含二 氧化矽、實質上由或由二氧化矽組成。如果介電材料由氧化矽組成，那麼此可稱為柵 極氧化物。可通過從半導體材料16的暴露區熱生長氧化物來形成柵極氧化物。
在形成介電材料76之後，在溝槽50、 52、 54及56內形成導電柵極材料78。導 電柵極材料可包含任何適合的組合物或組合物的組合，且在特定方面中將包含一種或 一種以上金屬。例如，所述導電柵極材料可包含鈦、釕及氮化鈦中的一者或一者以上、 實質上由或由鈦、釕及氮化鈦中的一者或一者以上組成。在本發明的所示方面中，導 電柵極材料78僅部分地填充溝槽50、 52、 54及56，且具體來說，不用導電柵極材 料填充溝槽的上部區。通過以下步驟獲得此結構初始形成導電材料以完全填充溝槽50、 52、 54及56;且接著使導電材料凹入到溝槽內以留下溝槽的未填充上部分。在 特定方面中，未填充上部分將是約500埃深。
在本發明的所示方面中，電絕緣頂蓋形成於溝槽的未填充上部分內導電材料78 上，其中所述頂蓋包含絕緣材料80及82。在一些方面中，材料80可包含二氧化矽、 實質上由或由二氧化矽組成；且材料82可包含氮化矽、實質上由或由氮化矽組成。 同樣地，應了解即使顯示所述頂蓋包括兩種不同的絕緣材料，本發明包括其中頂蓋僅 包含一種電絕緣材料的其它方面(未顯示)，以及其中所述頂蓋包含兩種以上電絕緣材 料的方面。
溝槽50、 52、 54及56內的導電材料78在所述溝槽的每一者內形成柵極線。所 述柵極線可視為平面柵極線，或在一些方面中為柵極板，因為柵極線具有相對高且薄 的形狀，如圖14、 15及17的截面中所示。平面柵極通過介電材料76與半導體材料 16間隔開。
在特定方面中，可將平面柵極視為交替的前柵極及背柵極；其中前柵極標示為 84及86，且背柵極標示為88及90。應注意，在所示的方面中，背柵極通過互連區 70彼此電連接(換句話說，電結合)。因此，背柵極可易於維持在共同偏壓下。如先前 所論述，本發明可包括其中背柵極在除柵極之外的另一層級處通過互連來電結合的其 它方面，以及其中至少一些背柵極彼此不電結合的再其它方面。
在本發明的所示方面中，前柵極及背柵極是彼此同時形成，且因此彼此具有相同 的組合物。然而，應理解本發明還包括其中前柵極及背柵極在組成上彼此不同的方面 (未顯示)。同樣地，雖然本發明的所示方面具有和與背柵極相關聯的介電材料同時且 相同組合物形成的與前柵極相關聯的介電材料(其中所有所述介電材料均以標記76 來指示)，但應理解本發明還可包括其中與背柵極相關聯的介電材料不同於與前柵極 相關聯的介電材料的方面。
掩蔽材料20及22(圖9-12)已在圖13-17的處理階段處移除且已在半導體材料 16而非在所述掩蔽材料上形成了額外的半導體材料92。在半導體材料16與92之間 提供虛線邊界，以指示所述半導體材料之間的界面，但應理解半導體材料16及92可 在組成上彼此相同，使得所述材料可合併以形成單一材料。
掩蔽材料20及22可用任何適合蝕刻移除，且在一些方面中，在材料20及22 移除期間且可能還在半導體材料92的形成期間，將使用光致抗蝕劑掩模(未顯示)來保 護材料20及22周邊的結構IO的區，且接著將移除所述光致抗蝕劑掩模。可將材料 20及22稱為犧牲材料，因為其最終將被移除。
在一些方面中，半導體材料16由或實質上由單晶矽組成；且半導體材料92由或 實質上由從半導體材料16的單晶矽外延生長的單晶矽組成。因此，在一些方面中， 半導體材料92可在組成上與半導體材料16相同。
半導體材料92經導電摻雜以形成與漏極區96交替的源極區94。可用任何適合 處理完成材料92的導電摻雜，包括半導體材料的原地摻雜及/或植入摻雜。摻雜劑可以是n型或p型。
可將圖13-17的處理階段的槽形半導體片視為包含含有組合半導體材料16及 96的向上突出的側壁(或叉形件)。源極/漏極區94及96均在所述向上突出的側壁 內。源極/漏極區可延伸到側壁內的任何適合深度，包括(例如)部分地進入到材料92 中，完全穿過材料92到達與材料16的界面，或完全穿過材料92且部分地進入到材 料16中。
圖16的截面顯示每一槽形半導體片含有在一個向上突出的側壁內的源極區94, 及在另一向上突出的側壁內的漏極區96。
可將半導體材料片視為鄰近平面柵極的半導體材料寬闊區。在操作中，平面柵極 結合半導體材料寬闊區形成浮體電晶體。槽形半導體材料寬闊區的叉形件內的源極及 漏極通過浮體彼此柵極連接，所述浮體包含在叉形件之間的半導體材料16的中心區 內。如圖38 (其顯示浮體電晶體100的三維視圖，)中所圖解說明，浮體電晶體100 包含半導體材料寬闊區62及在所述寬闊區的相對側上的柵極線86及88。半導體材 料16及92以幻影圖形式顯示於圖38中，以指示其是在所示視圖中的各種層之後。 柵極線86及88包含通過介電材料76(圖38中未顯示)與半導體材料16分離的導電材 料78。對應於半導體材料16及92的槽形寬闊區含有一對叉形件(或向上突出的側 壁)102及104，其接合到中心(或基底)區106。源極區94位於側壁102內，且漏極區 96位於側壁104內。源極及漏極區通過中心區106彼此柵極連接。在操作中，柵極 86及88分別是前柵極及背柵極，其控制在源極與漏極區之間穿過中心區106的電流。 中心區106包含浮體電晶體100的浮體。如可參考圖13所理解，此浮體電晶體是多 個相同浮體電晶體中的一者。此多個浮體電晶體可形成存儲器陣列。
可將圖38的結構視為包含前柵極/背柵極對(前柵極86及背柵極88)，其具有夾 在其間的單個槽形半導體材料片(所述片對應於半導體材料16及92)。
可將圖13-17的配置視為包括是一系列導電板，其中所述板在前柵極板與背柵極 板之間交替；且包括浮體電晶體陣列。電晶體陣列的列位於前柵極板與背柵極板之間。 沿所述列的個別電晶體的每一者具有源極區及漏極區；且所述電晶體的源極及漏極區 沿所述陣列的列彼此交替。
接下來參考圖18-21，電絕緣材料IIO跨越結構10的上表面而形成，且經圖案 化以具有穿過其延伸到源極區94的開口 112。材料110可包含任何適合的組合物或 組合物的組合，且在特定方面中可包含二氧化矽、實質上由或由二氧化矽組成。在材 料110下面的各種結構以幻影形式顯示於圖18中。
接下來參考圖22-25， 一系列源極互連線120、 122、 124及126經形成以與多個 源極區94彼此電連接。源極互連線包含導電材料128及電絕緣覆蓋材料130。側壁 間隔件132沿材料128及130的側壁邊緣而形成。
導電材料128可包含任何適合的組合物或組合物的組合，且在特定方面中將包含 金屬(例如，鎢或鈦)、金屬組合物(例如，金屬氮化物或金屬矽化物)、及/或導電摻雜半導體材料(例如，導電摻雜矽)。電絕緣頂蓋130可包含任何適當的組合物或組合物的組合，且在特定方面中將包 含氮化矽、實質上由或由氮化矽組成。側壁間隔件132可包含任何適當的組合物或組合物的組合，且在特定方面中將包 含氮化矽及二氧化矽中的一者或兩者、實質上由或由氮化矽及二氧化矽中的一或兩者 組成。在本發明的所示方面中，導電材料128在開口 112內延伸以部分填充開口，但不 完全填充開口；且材料130填充開口的其餘部分。應理解本發明還可包括其中材料 128完全填充幵口 112的方面。源極互連線可用任何適合處理來形成。在特定方面中，首先跨越材料110且在開 口 112內形成材料128及130的層，且接著利用經光刻圖案化的光致抗蝕劑掩模(未 顯示)及適當蝕刻來將所述層圖案化為所需的結構，此後移除光致抗蝕劑掩模。接著 通過跨越材料128及130的經圖案化結構，且跨越材料110提供一層適當材料，之後 進行各向異性蝕刻以將所述層轉換成側壁間隔件來形成側壁間隔件132。在本發明的所示方面中，源極區是沿著相對於諱度方向32及經度方向68以約 45度角度延伸的方向互連，如以上參考圖9所論述。換句話說，浮體電晶體的源極 區沿著延伸約45度達到圖13-17的電晶體陣列的所述列的對角線彼此結合。參考圖26-29，電絕緣材料140是跨越材料IIO且在源極互連線上形成；且隨後 經平面化，以使得材料140位於源極互連線之間，但不在其上。材料140可包含任何 適合的組合物或組合物的組合，且在特定方面中可包含氮化矽及二氧化矽中的一或兩 者、實質上由或由氮化矽及二氧化矽中的一或兩者組成。開口 142經蝕刻穿過材料140及110蝕刻到達漏極區96，且隨後用導電材料144 填充所述開口。開口 142的位置可用經光刻圖案化的光致抗蝕劑掩模(未顯示)界定， 在形成開口之後便移除所述經光刻圖案化的光致抗蝕劑掩模。導電材料144可包含任何適合的組合物或組合物的組合，且在特定方面中將包含 金屬、金屬組合物、及/或導電摻雜半導體材料。導電材料144可經形成以通過初始 提供所述材料以過填充開口且接著平面化所述材料，來填充所述開口。同樣地，雖然 顯示材料正填充開口，但應理解在本發明的其它方面(未顯示)中，所述導電材料還可 經形成以給所述開口加襯，而非填充所述開口。接下來參考圖30-33，位線150、 152、 154、 156、 158及160經提供以沿緯度方 向32(圖9)電連接漏極區96。所述位線包含導電材料162，及絕緣頂蓋164。所述位 線由側壁間隔件166圍繞。導電材料162通過對應於材料144的導電互連來電接觸漏 極區96。導電材料162可包含任何適合的組合物或組合物的組合，包括(例如)金屬、金屬 化合物及/或導電摻雜半導體材料。電絕緣頂蓋164可包含任何適合的組合物或組合物的組合，且在特定方面中將包含氮化矽及二氧化矽中的一者或兩者、實質上由或由氮化矽及二氧化矽中的一者或兩 者組成。
側壁間隔件166可包含任何適合的組合物或組合物的組合，且在特定方面中將包 含二氧化矽及氮化矽中的一者或兩者、實質上由或由二氧化矽及氮化矽中的一者或兩 者組成。
可通過以下步驟圖案化位線跨越結構10的上表面形成材料層162及164,在
所述層上形成經光刻圖案化的光致抗蝕劑掩模以界定所述位線的位置，將圖案從掩模
轉移到所述層以形成位線，且接著移除所述掩模。可通過以下步驟形成側壁間隔件 在所述位線上且跨越結構10的其餘部分提供適當材料層，且接著使所述層經受各向 異性蝕刻。
接下來參考圖34-37，電絕緣材料170經形成而跨越結構10，且隨後開口 172、 174、 176、 178、 180、 182及184經蝕刻而穿過材料到達各種導電層。所述開口可填 充有適當的導電互連以將位線、背柵極、前柵極及源極互連到適當電路，以便從存儲 器陣列進行讀取及寫入。雖然顯示所述開口同時形成，但所屬領域的技術人員將了解 所述開口可在彼此不同的時間形成。絕緣材料170可包含任何適合的組合物或組合物 的組合，包括(例如)氮化矽及/或二氧化矽。
可存取根據本發明的方面形成的浮動柵極存儲器單元用於以任何適當電參數讀 取及寫入。例如，寫入"l"的寫入操作可用-2.0伏的前柵極電壓、l.O伏的漏極電壓 及-1.0伏的背柵極電壓實行。寫入"0"的寫入操作可用0.8伏的前柵極電壓、-l.O伏 的漏極電壓及-1.0伏的背柵極電壓實行。讀取操作可用0.8伏的前柵極電壓、.0.2伏的 漏極電壓及-1.0伏的背柵極電壓實行。在所述操作中，背柵極被偏壓到-1.0伏，用於 浮體中的空穴保持。
雖然所示的配置利用前柵極及背柵極兩者，但應理解在本發明的一些方面中可消 除背柵極。然而，利用背柵極來輔助從浮體電晶體進行讀取及寫入可為有利的。如果 使所有背柵極彼此電耦合且因此易於維持在相同偏壓下，則可更有利。
在本發明的所示方面中，至少一些前柵極是在前柵極的相對側上的若干對浮體晶 體管之間被共享，且同樣地，至少一些個別背柵極是在背柵極的相對側上的若干對浮 體電晶體之間被共享。此可使根據本發明的方面能夠形成高度集成的存儲器陣列。
根據本發明的各種方面的半導體組合件可用於許多應用中。例如，所述組合件可 併入到各種電子系統中，例如計算機系統、電話、汽車、飛機、攝錄像機、相機，醫 學裝置等等。所述組合件可在所述系統內提供的各種電路功能，包括存儲器及/或處
理功能。
權利要求
1、一種浮體電晶體結構，其包含U形半導體材料；所述U形狀具有接合到中心部分的一對分支；所述分支的每一者含有一對以選通方式耦合的源極/漏極區的源極/漏極區；且所述電晶體的所述浮體延伸跨越所述源極/漏極區之間的所述中心部分。
2、 如權利要求l所述的結構，其進一步包含填充所述U形半導體材料的所述U的電絕緣材料。
3、 如權利要求2所述的結構，其中所述電絕緣材料包含二氧化矽。
4、 如權利要求2所述的結構，其中所述電絕緣材料由二氧化矽組成。
5、 如權利要求l所述的結構，其中所述半導體材料包括單晶矽。
6、 如權利要求l所述的結構，其中所述半導體材料由單晶矽組成。
7、 如權利要求l所述的結構，其中所述半導體材料是平面寬闊區；且進一步包 含位於所述半導體材料寬闊區的一個側上的平面柵極。
8、 如權利要求7所述的結構，其進一步包含位於所述平面柵極與所述半導體材 料寬闊區之間的柵極氧化物。
9、 如權利要求7所述的結構，其中所述平面柵極包含一種或一種以上金屬。
10、 如權利要求7所述的結構，其中所述平面柵極包含鈦、釕及氮化鈦中的一者 或一者以上。
11、 如權利要求l所述的結構，其中所述半導體材料是平面寬闊區；且進一步包 含位於所述半導體材料寬闊區的一個側上的平面前柵極，及位於所述半導體材料寬闊 區的相對側上的平面背柵極。
12、 如權利要求ll所述的結構，其中所述前柵極及所述背柵極在組成上彼此相同。
13、 如權利要求12所述的結構，其中所述組合物包括一種或一種以上金屬。
14、 如權利要求12所述的結構，其中所述組合物包括鈦、釕及氮化鈦中的一者 或一者以上。
15、 如權利要求ll所述的結構，其進一步包含第一柵極氧化物，其位於所述前柵極與所述半導體材料寬闊區之間；及 第二柵極氧化物，其位於所述背柵極與所述半導體材料寬闊區之間。
16、 一種半導體結構，其包含 導電板；半導體材料的寬闊區，其鄰近於所述板，且通過一種或一種以上介電材料與所述 板間隔開；所述寬闊區具有從基底部分延伸出的一對叉形件；所述叉形件包含導電摻 雜區；絕緣材料，其位於所述叉形件之間；及浮體電晶體，其包含所述半導體材料的至少一部分及所述板的至少一部分，所述 叉形件的所述導電摻雜區是所述電晶體的源極/漏極區，所述板包含所述電晶體的柵 極，且所述寬闊區的所述基底部分包含所述電晶體的所述浮體。
17、 如權利要求16所述的結構，其中所述絕緣材料包含二氧化矽。
18、 如權利要求16所述的結構，其中所述絕緣材料由二氧化矽組成。
19、 如權利要求16所述的結構，其中所述半導體材料包括單晶矽。
20、 如權利要求16所述的結構，其中所述半導體材料由單晶矽組成。
21、 如權利要求16所述的結構，其中所述一種或一種以上介電材料包括二氧化矽。
22、 如權利要求16所述的結構，其中所述一種或一種以上介電材料由二氧化矽 組成。
23、 如權利要求16所述的結構，其中所述板包含一種或一種以上金屬。
24、 如權利要求16所述的結構，其中所述板包含鈦、釕及氮化鈦中的一者或一 者以上。
25、 一種半導體結構，其包含一系列導電板；所述板在前柵極板與背柵極板之間交替；及多個槽形半導體材料的寬闊區；個別寬闊區位於前柵極板與背柵極板之間；所述個別寬闊區包含接合到中心谷部分的一對向上突出的側壁；所述側壁包含電晶體源極 /漏極區且所述中心部分包含浮體電晶體的浮體區。
26、 如權利要求25所述的結構，其中 所述浮體電晶體位於存儲器陣列內；至少一些所述個別前柵極在所述個別前柵極板的相對側上的若干對浮體電晶體 之間被共享；及至少一些所述個別背柵極在所述個別背柵極板的相對側上的若干對浮體電晶體 之間被共享。
27、 如權利要求25所述的結構，其進一步包含填充所述槽形寬闊區的所述槽的 電絕緣材料。
28、 如權利要求27所述的結構，其中所述絕緣材料包含二氧化矽。
29、 如權利要求27所述的結構，其中所述絕緣材料由二氧化矽組成。
30、 如權利要求25所述的結構，其中所述半導體材料包括單晶矽。
31、 如權利要求25所述的結構，其中所述前柵極板通過第一柵極電介質而與所 述半導體材料分離；其中所述背柵極板通過第二柵極電介質而與所述半導體材料分 離；且其中所述第一與第二柵極電介質彼此是相同的組合物。
32、 如權利要求31所述的結構，其中所述第一及第二柵極電介質包括二氧化矽。
33、 如權利要求31所述的結構，其中所述第一及第二柵極電介質由二氧化矽組成。
34、 如權利要求25所述的結構，其中所述背柵極板與所述前柵極板是相同的組合物。
35、 如權利要求25所述的結構，其中所述背柵極板與所述前柵極板是相同的組 合物；且其中所述板包含一種或一種以上金屬。
36、 如權利要求25所述的結構，其中所述背柵極板與所述前柵極板是相同的組 合物；且其中所述板包含鈦、釕及氮化鈦中的一者或一者以上。
37、 一種半導體結構，其包含一系列導電板；所述板在前柵極板與背柵極板之間交替；浮體電晶體陣列，其中所述電晶體陣列的列位於前柵極板與背柵極板之間；沿著 所述列的所述個別電晶體的每一者均具有源極區及漏極區；所述電晶體的所述源極及 漏極區沿所述陣列的所述列彼此交替；及所述源極區沿著延伸約45度到達所述陣列的所述列的對角線彼此結合。
38、 如權利要求37所述的結構，其中所述電晶體包含槽形半導體材料的寬闊區； 個別寬闊區位於前柵極板與背柵極板之間；所述個別寬闊區包含接合到中心谷部分的 一對向上突出的側壁；所述側壁包含所述電晶體源極及漏極區，且所述中心部分包含 所述浮體電晶體的浮體區。
39、 一種形成半導體結構的方法，其包含 提供襯底；在所述襯底上形成多個分離的半導體材料槽形結構；所述個別槽形結構包含接合 到谷的一對向上突出的側壁；用絕緣材料填充所述槽形結構的所述谷；形成多個導電柵極線，所述導電柵極線延伸穿過所述槽形結構以將所述槽形結構 細分成夾在若干對所述導電柵極線之間的多個槽形片；及將成對的導電柵極線及其間的所述槽形片併入到浮體電晶體中。
40、 如權利要求39所述的方法，其中所述槽形結構的所述向上突出的側壁覆蓋 有一種或一種以上犧牲材料，且進一步包含在形成所述導電柵極線之後移除所述一種或一種以上犧牲材料；及在所述向上突出的側壁上生長額外的半導體材料，以使所述槽形片的所述向上突 出的側壁延伸。
41、 如權利要求40所述的方法，其中所述一種或一種以上犧牲材料包含位於含 二氧化矽層上的含氮化矽層。
42、 如權利要求40所述的方法，其中所述一種或一種以上犧牲材料由二氧化矽 層上的氮化矽層組成。
43、 如權利要求39所述的方法，其進一步包含在所述槽形片的所述向上突出的 側壁內形成源極區及漏極區；每一片包含位於一個側壁內的源極區，及位於另一側壁 內的漏極區。
44、 如權利要求43所述的方法，其中所述槽形結構的所述向上突出的側壁覆蓋有一種或一種以上犧牲材料，且進一步包含在形成所述導電柵極線之後移除所述一種或一種以上犧牲材料；在所述向上突出的側壁上生長額外的半導體材料，以使所述槽形片的所述向上突 出的側壁延伸；及在所述延伸的向上突出的側壁內形成所述源極及漏極區。
45、 如權利要求39所述的方法，其中所述導電柵極線是交替的前柵極線與背柵 極線；且進一步包含將所有所述背柵極線彼此電連接。
46、 如權利要求39所述的方法，其中所述半導體材料包含單晶矽。
47、 如權利要求39所述的方法，其中所述絕緣材料包含二氧化矽。
48、 如權利要求39所述的方法，其中所述絕緣材料由二氧化矽組成。
49、 如權利要求39所述的方法，其中所述襯底包含位於半導體基底上的絕緣體; 且其中所述槽形結構經形成為直接抵靠所述絕緣體。
50、 如權利要求49所述的方法，其中所述絕緣體由二氧化矽組成；且其中所述 半導體基底由單晶矽構成。
51、 如權利要求39所述的方法，其中所述導電柵極線包含一種或一種以上金屬。
52、 如權利要求39所述的方法，其中所述導電柵極線包含鈦、釕及氮化鈦中的 一者或一者以上。
53、 一種形成半導體結構的方法，其包含提供襯底，所述襯底包含位於電絕緣塊上的半導體材料，所述半導體材料具有厚度；形成多個第一溝槽，所述多個第一溝槽延伸到所述半導體材料中，但不完全穿過 所述半導體材料的所述厚度；所述第一溝槽主要沿經界定的緯度方向線性延伸；形成一個或一個以上第二溝槽，所述一個或一個以上第二溝槽完全延伸穿過所述 半導體材料且進入到所述絕緣塊中；所述第二溝槽的所述形成留下沿所述第一溝槽且 在其下方延伸的所述半導體材料的多個隔開區；半導體材料的所述個別隔開區是槽 形，其中所述槽的側壁沿著所述第一溝槽的相對側，且所述槽的底部在所述第一溝槽 下方；用電絕緣材料填充所述第二溝槽；形成多個第三溝槽，所述多個第三溝槽主要沿大致正交於所述緯度方向的經度方 向線性延伸，所述第三溝槽延伸跨越所述半導體材料的所述槽形區且跨越所述電絕緣 材料，且因此具有包含絕緣材料區及半導體材料區的周邊；所述第三溝槽將所述槽形 半導體材料分成槽形片；用介電材料給所述第三溝槽周邊的所述半導體材料區加襯； 在所述加襯之後，在所述第三溝槽內形成導電材料；在所述半導體材料的所述槽形區的所述側壁的至少若干部分處進行導電摻雜；且其中所述第三溝槽內的所述導電材料形成多個前柵極/背柵極對，其中每一對將 單個所述槽形片夾在其之間；前柵極/槽形半導體材料片/背柵極的每一夾層是浮體晶 體管單位單元。
54、 如權利要求53所述的方法，其中所述側壁的所述導電摻雜部分是源極及漏 極區；且其中每一槽形半導體材料片具有位於所述片的一個側壁中的源極區及位於所 述片的另一側壁中的漏極區。
55、 如權利要求54所述的方法，其進一步包含沿與所述經度方向及緯度方向成 對角線延伸的方向電互連多個所述源極區。
56、 如權利要求54所述的方法，其進一步包含沿共同緯度方向電互連多個所述 漏極區。
57、 如權利要求54所述的方法，其進一步包含沿與所述經度方向及緯度方向成對角線延伸的方向用源極互連線電互連多個所 述源極區；及沿共同緯度方向用位線電互連多個所述漏極區。
58、 如權利要求57所述的方法，其中所述位線位於所述源極互連線上。
59、 如權利要求53所述的方法，其中所述第三溝槽延伸進入但不穿過所述絕緣塊。
60、 如權利要求53所述的方法，其中在所述第三溝槽內形成所述導電材料僅部 分地填充所述第三溝槽，以留下所述第三溝槽的未填充的上部分；且進一步包含在所 述第三溝槽的所述上部分內形成電絕緣頂蓋。
61、 如權利要求60所述的方法，其中所述電絕緣頂蓋包含氮化矽。
62、 如權利要求60所述的方法，其中所述形成所述導電材料以僅部分地填充所 述第三溝槽包含形成所述導電材料以完全填充所述第三溝槽；及使所述導電材料凹入到所述第三溝槽內，以形成所述第三溝槽的所述未填充的上 部分。
63、 如權利要求53所述的方法，其中在所述第二溝槽之前形成所述第一溝槽。
64、 如權利要求53所述的方法，其中在用所述絕緣材料填充所述第二溝槽期間 用所述絕緣材料填充所述第一溝槽。
65、 如權利要求64所述的方法，其中所述絕緣材料包含二氧化矽。
66、 如權利要求64所述的方法，其中所述絕緣材料由二氧化矽組成。
67、 如權利要求53所述的方法，其進一步包含將所有所述背柵極彼此電連接。
68、 如權利要求53所述的方法，其中所述半導體材料包含單晶矽。
69、 如權利要求53所述的方法，其中所述絕緣塊位於半導體基底上；其中所述 絕緣塊由二氧化矽組成；且其中所述半導體基底包含單晶矽。
70、 如權利要求53所述的方法，其中所述介電材料由二氧化矽組成；且其中所述加襯包含所述半導體材料的氧化。
71、 如權利要求53所述的方法，其中所述導電材料包含一種或一種以上金屬。
72、 如權利要求53所述的方法，其中所述導電材料包含鈦、釕及氮化鈦中的一者或一者以上。
全文摘要
本發明包括含有U形半導體材料片的浮體電晶體結構。所述U形狀具有接合到中心部分的一對叉形件。所述叉形件的每一者含有一對以選通方式耦合的源極/漏極區的源極/漏極區，且所述電晶體的浮體位於所述中心部分內。所述半導體材料片可位於前柵極與背柵極之間。所述浮體電晶體結構可併入到存儲器陣列中，而所述存儲器陣列又可併入到電子系統中。本發明還包括形成浮體電晶體結構的方法，及將浮體電晶體結構併入到存儲器陣列中的方法。
文檔編號H01L29/78GK101410986SQ200780011074
公開日2009年4月15日 申請日期2007年3月14日 優先權日2006年3月29日
發明者倩·D·唐, 文卡特桑·阿南塔 申請人:美光科技公司