一種自對準的垂直式半導體存儲器器件及存儲器陣列的製作方法
2023-06-17 12:27:41 2
專利名稱：一種自對準的垂直式半導體存儲器器件及存儲器陣列的製作方法
技術領域：
本發明屬於微電子技術領域，具體涉及一種自對準的垂直式非揮發性半導體存儲
器件以及一種應用這種器件的無接觸式存儲器陣列結構。本發明還涉及所述存儲器器件以 及由該器件組成的陣列的製造方法。
背景技術：
半導體存儲器被廣泛應用於諸如工業控制、消費電子等各種領域中，這些存儲芯 片的基本要求是高集成密度、低功耗以及高速度。 一般有兩種途徑來在相同的晶片面積下 提高存儲器的存儲能力，第一種是按比例縮小存儲單元的特徵尺寸；另一種就是優化器件 結構或者採用新型器件。由於電可擦除可編程只讀存儲器EEPROM與氮化物只讀存儲器 (Nitrided ROM)都是基於M0SFET所設計的器件結構，當這些存儲單元的特徵尺寸按比例 縮小後就會遇到短溝道效應的限制，因此業內優先選擇能夠抑制短溝道效應的新型器件來 提高晶片的存儲能力。基於此，本發明提出了一種自對準_垂直_隧穿場效應電晶體只讀 存儲器(TFET Read Only Memory)，簡稱TR0M。由於隧穿場效應電晶體(TFET)可以抑制短 溝道效應，因此TR0M的柵長可以等比例縮小至20nm以下，同時洩漏電流依然很小。
對於存儲器的存儲密度可以通過優化設計來實現。以平面的Nitride ROM(NROM) 器件為例，該器件一個存儲單元可以存儲2位數據，因此它的存儲密度高於EEPR0M。與NR0M 類似，我們公開的自對準_垂直TR0M也具有每個存儲單元2位數據的存儲能力，所以相應 的密度也高於EEPROM。 存儲單元陣列一般通過矩陣式版圖結構來實現大容量存儲，對於EEPROM快閃記憶體存 儲器其矩陣結構有2種NAND結構和NOR結構。由於NAND的源漏接觸墊並非必不可少，所 以NAND的存儲密度要高於NOR結構。而採用自對準-垂直結構的存儲單元後，可以將NAND 結構與NOR結構融合在一起，本發明公開的存儲器陣列正是結合了兩種結構的混合結構。
發明內容
本發明的目的在於提供一種可進一步提高存儲器的存儲密度，同時降低單個存儲 器件在等待和編程時的功耗的自對準的垂直式半導體存儲器件，並提出相應的陣列結構設 計，同時提出所述器件的製造方法。
本發明提出的一種自對準的垂直式半導體存儲器器件，包括 —個半導體襯底107 ; —個具有第一種摻雜類型的漏區108 ; 兩個具有第二種摻雜類型的源區101a和101b ; —個用於捕獲電子的堆疊柵； 所述半導體襯底107為本徵半導體。 所述半導體襯底107為輕摻雜； 所述堆疊柵由以下材料組成
—覆蓋溝道區域106並具有第一種禁帶寬度的第一介質層104 ; —位於所述的第一介質層104上方並且禁帶寬度比第一介質層104窄的第二介質
層103 ; —位於所述的第二介質103上方並且禁帶寬度比第二介質103寬的第三介質 102 ; —個在第三介質層上方的導電的柵極105。 所述的半導體襯底107為矽晶圓的一部分；或是矽鍺晶圓或應力矽晶圓的一部 分。 本發明提出的半導體存儲器件的基本結構如圖1所示。 本發明還提出 一種自對準的TROM存儲串，它包括 若干如上述的自對準的垂直式半導體存儲器器件組成的存儲串； 位於所述存儲串兩端的2個NMOSFET 。 上述自對準TROM存儲串中，TROM單元的原極串聯連接，共漏極。 本發明還提供一種自對準的TROM陣列，它包括 —個半導體襯底； 若干個如上所述的自對準TROM存儲串。 所述自對準TROM陣列中，其漏極為埋層並用作位線。 本發明製備的半導體存儲器進一步提高了存儲密度，降低了器件在等待和編程時 的功耗。
圖1是自對準_垂直TFET的剖面圖。
圖2是自對準-垂直TFET電學符號。 圖3是本發明中一個TROM單元存儲和尋址2位數據的實施例之剖面圖。
圖4是本發明中一個實施例示意圖由8個TROM單元組成的16位字符串。
圖5是本發明中一個實施例示意圖由TROM字符串組成的8*8存儲陣列。該陣列 可存儲16*8位數據。 圖6是一個TROM陣列實施例的剖面圖。
圖7是一個TROM陣列實施例的俯視圖。
圖8是一個自對準-垂直TROM存儲單元俯視圖。
具體實施例方式
圖1為一個本發明TFET器件的結構示意圖。該器件製作在一個半導體襯底107之 上，n+埋層108作為漏極，p+區域作為源極101a和101b，兩個p+源區之間為溝道區106。 溝道區上方為堆疊柵結構，依次為第一介質層104，第二介質層103，第三介質層102以及金 屬柵105。 為更清楚的說明TFET的工作原理，將圖1所示器件左右分割成2個存儲器件，左 邊的半面和右邊的半面均可以存儲1位數據信息。具體編程原理如下當柵上加上正向偏 壓後，第一介質層104下方產生n+導電溝道106，隨之在109位置形成p+/n+ESaki-隧道結。
4將左側的P+區域101a接地，同時n+區域加上正向偏置(比如2V)，左側p+Ai+Esaki-隧道 結處的電子將會從價帶隧穿至導帶。受正向柵壓的作用，部分隧道結附近的熱電子會注入 到第一介質層104，並被第二介質層103捕獲，類似於0N0堆疊結構。這些捕獲的電子改變 了閾值電壓，左側的半面器件得以編程。同樣方法可以對右邊的存儲器件加以編程。這樣 就可以在一個完整的存儲單元裡存儲2位信息。 圖2顯示了自對準-垂直TFET器件的電學符號。 一個TFET單元有2個存儲單元。 如前所述，左邊的存儲單元由源SL、公共漏D以及公共柵G組成。同樣源SR、公共漏D以及 公共柵G組成了右邊的存儲單元。當左邊的TFET單元工作時，電子從SL隧穿進入溝道，並 被正向偏置的公共漏D收集。依次類推右邊的TROM單元。 TROM器件的信息擦除通過向溝道注入熱空穴實現。擦除時將P+摻雜的源極101a 或101b正向偏置，同時柵極105負向偏置，這樣熱空穴被注入柵介質，將原來存儲的信息擦 除。 下面將說明如何訪問一個TROM單元的2位數據信息。圖3顯示了 3個柵極上澱 積了鈍化層的TROM單元，即T匪(n-l) ， TROM(n) ， and TROM(n+l)。表1和表2分別舉例i兌 明了訪問TROM(n)左右2個存儲單元時這3個器件各電極的電壓偏置情況，具體包括了讀 取，編程，擦除以及等待4種狀態。 讀取時，TROM(n-l)的左側源極301接地，當TR0M(n-1)的溝道302導通而其他溝 道305， 308截止時，TFET (n)的左側部分被選中。將n+摻雜的公共漏極以及柵極306正向 偏置，電子將從P+源區304流向漏極。同樣方式可以訪問TROM的右邊部分。這樣就可以 分別對存儲的2位信息進行訪問。 圖4為一應用了 8個如圖2和圖3所示TROM單元的TROM串實施例。此存儲串的 兩端各有一個nMOSFET，相應的源極400b和409c均接地。位線410正向偏置。
通過圖3我們已經解釋過，對TROM中存儲的2位信息將從二個方向上來進行訪 問。當左方的NMOS柵極400a正偏，同時右方的NMOS柵極409a接地時，存儲串被從左向右 訪問，反之亦然。比如，將柵極400a正偏，地壓傳到源極401b。由柵極401a，漏410和源極 401b組成的TROM單元被激活，其信息可以被訪問。進而將柵401a翻轉到反偏，地壓被傳到 下一個TROM單元的源極402b。這樣，由柵極402a，漏410和源極402b組成的TROM單元被 激活，其信息可以被讀寫。依次類推，所有TROM的左存儲單元都被訪問，期間右邊的NMOS 都是截止的。監控位線410上的電流就可以識別每一個TROM單元的狀態。若讀寫TROM的 右邊部分，將左測的NMOS管截止，右側的NMOS導通，這樣，TROM就將被從右到左依次訪問。
正如圖4所示，可以通過8個TROM單元實現16位信息存儲能力的存儲串。類似 的用n(n = 1，2，3.。。。)個TROM單元可以實現2n位存儲的記憶串。圖4中，TR0M的源極 使用與非門結構相互連接，而TROM單元可以用或非門結構連接。由於是垂直結構，此或非 門結構無需額外的面積用於接觸連接。與非門結構與或非門結構的結合既吸取了與非門結 構快速讀取、高密度的優點又擁有了或非門結構快速訪問單一存儲單元的優勢。
TROM存儲串的特別之處在於工作中p+區域的電子被注入到溝道區域，並被n+公 共漏極收集，電流從n+漏極流向p+源極。意味著電子注入到反偏的p-i-n 二極體中。這 類注入電子的監測類似於光致電子的監測。正像光檢測器在高頻領域所展現的那樣，反偏 p-i-n 二極體的非平衡載流子可以被快速監測，故而TROM存儲器擁有很高的監測速度。
圖5顯示一個採用如圖4所示存儲串的TROM陣列結構。其中字線連接了同列所有 的柵極並和X選擇/解碼電路相連，位線與NMOS的源極連至Y選擇/解碼電路。外圍電路 用於實現對X和Y選擇/解碼電路進行必要的運算來讀寫存儲陣列。圖5顯示的8 X STROM 陣列有128位的存儲能力。同樣原理可以設計nXn TR0M陣列。由於TROM器件功耗很低， TROM陣列可以進行並行的讀寫，這有助於提高陣列的工作速度。
採用該發明後，有以下優點 第一，由於設計中採用了反偏的p-i-n結構，如圖1所示，TFET可以抑制短溝道效 應。模擬表明TROM器件相比於MOSFET可以進行進一步等比例縮小。這使得TROM存儲單 元可以通過縮小尺寸來提高存儲密度，而其他基於MOSFET的ROM(例如NROM)則無法做到。
第二，由於TFET具有很低的亞閾值洩露電流，這使得TROM的等待功耗很低。此外， TROM有很高的寫效率，模擬表明存儲單元可以在很小的漏電流下進行編程。這意味著編程 功耗的降低。所以TROM晶片對於低功耗應用領域具有很的的吸引力。相比之下，NROM需 要較大的漏電流才能進行編程，因此其編程期間的功耗也就大於我們提出的TROM。
第三，所提出的自對準-垂直TROM(圖1)實現了單個存儲單元2位數據的存儲能 力，也即TROM的存儲能力得以加倍，這樣就降低了存儲每位數據的面積。同時在這種垂直 設計中，器件的漏極位於襯底內部。與EEPR0M和NR0M(見圖2)這些常規的平面設計方法 相比，TROM進一步節約了晶片面積。 第四，TROM整合了 NOR結構和NAND結構(見圖3) ， TROM的每一個存儲單元都可 以被快速尋址，並且隧道電流的存在使得尋址速度得以提高。 以下敘述本發明所公開的TROM陣列的製造工藝實施例。工藝上，無接觸式TROM陣 列可以與標準的CMOS工藝兼容。圖6. 1為一個TROM陣列沿位線方向的剖面圖。圖中，p+ 區域由自對準工藝形成，共用漏極的n+埋層通過離子注入法形成，並利用淺槽隔離(STI) 來完成漏極的分隔。圖6. 2顯示了 TROM陣列沿字線方向的剖面圖，圖中共用漏極被淺槽隔 離所隔離開。圖6.3為另一種沿字線方向的剖面圖，圖中漏極為一個整體的平板，位於淺槽 隔離的下方。 圖7為TROM陣列製造工藝的俯視圖。
襯底702為n型摻雜或者是本徵狀態。 首先，形成STI，打開有源區，並製作n+埋層701 (優先選擇離子注入)。此時位線 已被STI隔離； 接下來，澱積並圖形化堆疊柵703作為字線；
接下來，離子注入p型雜質形成自對準p+塊。 另外還可以附加額外的調閾值工藝來調整PMOS的閾值電壓。後續的工藝比如鈍 化，金屬化以及互連等與常規的VLSI工藝相同。 圖8顯示了一個自對準_垂直TORM單元的俯視圖，它使用了 4F2的面積來實現2 位的存儲，利用它實現了高密度存儲陣列的製造。
權利要求
一種自對準的垂直式半導體存儲器器件，其特徵在於，包括一個半導體襯底(107)；一個具有第一種摻雜類型的漏區(108)；兩個具有第二種摻雜類型的源區(101a，101b)；一個用於捕獲電子的堆疊柵；
2. 如權利要求l中所述的半導體存儲器器件，其特徵在於，所述半導體襯底(107)為本 徵半導體；並且所述半導體襯底(107)為輕摻雜。
3. 如權利要求1中所述的半導體存儲器器件，其特徵在於，所述的堆疊柵由以下材料 組成一覆蓋溝道區域(106)並具有第一種禁帶寬度的第一介質層(104); 一位於所述的第一介質層(104)上方並且禁帶寬度比第一介質層(104)窄的第二介質 層(103);一位於所述的第二介質(103)上方並且禁帶寬度比第二介質(103)寬的第三介質 (102);一個在第三介質層上方的導電的柵極(105)。
4. 如上述權利要求l所述的半導體存儲器器件，其特徵在於，所述的半導體襯底(107) 為矽晶圓的一部分；或是矽鍺晶圓或應力矽晶圓的一部分。
5. —個自對準的TROM存儲串，其特徵在於，包括由若干個如權利要求1所述的自對準的垂直式半導體存儲器器件組成的存儲串； 位於所述存儲串兩端的NMOSFET。
6. 如權利要求5所述的自對準TROM存儲串，其特徵在於所述的存儲串中的TROM單元 的源極串聯連接。
7. —個自對準TROM陣列，其特徵在於，包括 一個半導體襯底；若干個如權利要求5所述的自對準TROM存儲串。
8. 如權利要求7所述的自對準TROM陣列，其特徵在於，其漏極為埋層並用作位線。
全文摘要
本發明屬於微電子技術領域，具體公開了一種自對準的垂直式半導體存儲器器件，它包括一個源極、一個漏極、一層電荷捕獲層、一個控制柵極、以及一個襯底，所述電荷捕獲層用於存儲電荷，該電荷捕獲層包括第一介質層，第二介質層，第三介質層和導電柵極，其中第二介質層的禁帶寬度小於第一和第三介質層。本發明還公開了上述半導體存儲器器件組成的存儲器陣列極其製造方法。本發明的半導體存儲器器件具有單元面積小，且製造工藝簡單等優點，採用本發明的存儲器晶片，製造成本下降，而且存儲密度得到提高。
文檔編號H01L27/115GK101777559SQ20091020062
公開日2010年7月14日 申請日期2009年12月24日 優先權日2009年12月24日
發明者丁士進, 孫清清, 張衛, 王鵬飛 申請人:復旦大學