用於提供集成電路獨特識別碼的系統及方法

2023-06-15 21:11:06 1

專利名稱：用於提供集成電路獨特識別碼的系統及方法
背景技術：
發明領域本發明一般是關於用於獨特識別集成電路的系統，且特別是關於一個可以埋入集成電路中的裝置，其由於隨機產生的晶片對晶片或元件對元件的參數變量，而產生每一個被實施的集成電路晶片的獨特輸出識別。
相關先前技術的描述集成電路是按批量生產的，以使所有的集成電路晶片是一致的，藉此降低製造成本並增進品質。然而，能夠辨別每一個個別集成電路及其他集成電路是有用的，舉例而言，為了追蹤其製造來源，或者為了識別一個採用該集成電路的系統。個別可識別的集成電路能夠用於使交易有效、設定信息路徑，透過海關追蹤物件、驗證版稅數目、恢復被偷的物品、使軟體有效及許多其他用途。
眾所周知的是，將電路納入一個產生識別晶片的特性及形式的信號的晶片中。於1991年9月24日公告的美國專利公告案第5,051,374號名稱為「製造具有辨識樣式的半導體裝置的方法」，專利權人為加濱(Kagawa)等人，顯示一種用以辨識掩膜式編程化只讀存儲器(mask-Programmed ROM)形式的技術。不同形式的只讀存儲器可以有不可分辨的可見結構，然而，該專利敘述產生一個可見樣式在該只讀存儲器之上以識別其特性的特別處理步驟。於1979年4月17日公告的美國專利公告案第4,150,331號名稱為「用於集成電路的記號編碼」，專利權人為拉雪(Lacher)，敘述一個當受激勵時放置一個特定型態的辨識子在電路的接腳上的埋入式系統。於1992年1月7日公告的美國專利公告案第5,079,725號名稱為「與掃描設計系統及掃描測試技術一起使用的晶片識別方法」，專利權人為吉耳(Geer)等人，敘述一種結合特定形式識別掃描測試鏈的方法。這些辨識方法是用於指示組合中被製造或置放的元件的形式的，然而，這些方法並不對個別晶片作區別。
已經知道的技術是，當製造晶片時是量身訂做每一個個別晶片，以使晶片是可獨特識別的。如此的量身訂做是當晶片製造時可以被實施，典型地是刻一個獨特樣式於模片(die)上，或者在其製造之後，舉例而言，由採用電或雷射信號以在某些方面改變其電路。於1997年6月24日公告的美國專利第5,642,307號名稱為「模片識別子(identifier)及模片識別方法」，專利權人為爵尼根(Jernigan)，包括一個於晶片上的非揮發性、可編程只讀存儲器(PROM)。在該晶片被製造之後，該可編程只讀存儲器被編程設計成儲存日期，批號、晶圓號碼及晶圓位置，以及其他有用的製造數據。
於1983年12月6日公告的美國專利第4,419,747號名稱為「用於提供在半導體中處理及測試信息中的方法及裝置」，專利權人為喬登(Jordan)，儲存類似的信息於已有的可編程存儲器陣列的延伸存儲器之中。當一個不正常的電壓組合出現在該輸入接腳上且被該晶片所偵測，而拒絕裝置的正常功能時，該信息能夠被讀取。
於1991年10月8日公告的美國專利第5,056,061號名稱為「用以在電路模片上使用的場效應管電容器編碼信息識別電路」，專利權人為阿契拉斯(Akylas)等人，揭示使用高電壓信號，以擊穿於每一個個別晶片內的電容器結構，使得該晶片的某些方面的特性是以某些可識別的方式予以永久改變。1996年9月3日公告的美國專利第5,553,022號名稱為「集成電路識別設備及方法」，專利權人為衛恩(Weng)等人，實施一個於金屬氧化物半導體場效應管的柵極氧化物上的類似擊穿。在上述兩種情況下，氧化物是永久被改變，且此需要小心的電路設計及處理特性，以可靠地操作。於1988年8月23日公告的美國專利第4,766,516號名稱為「防止未授權的複製及其使用而保密集成電路的方法及裝置」，專利權人為歐日德米爾(Ozdemir)等人，揭示以雷射或聚焦的離子光束改變一個半導體模片。雖然如此的方法是有效地為每一個晶片提供一個識別證(ID)，但是其需要額外的處理步驟以量身訂做每一個個別晶片，其增加晶片製造過程的時間及成本。
其他技術不會造成集成電路模片的電可偵測修改。反而，其實際上是將一個樣式刻在模片表面的未使用部分，以由一個機器或使用顯微鏡的人員觀察到。於1994年9月27日公告的美國專利第5,350,715號名稱為「晶片識別機構」，專利權人為李(Lee)，揭示施加點的樣式至晶圓的每位置的電無源區域。此可以利用施加一個額外掩膜步驟於整體晶圓上而完成。於1985年4月16日公告的美國專利第4,510,673號名稱為，「雷射寫入晶片識別方法」，專利權人為席爾斯(Shils)等人，敘述使用一個X-Y可控制雷射光束以產生於晶片表面的識別樣式。
雖然上述方法能夠為每一個晶片提供一個獨特識別，但是其於半導體製造過程期間需要特別的處理步驟，因而增加製造過程的成本及時間。因此，需要一種用以可信賴地且容易地辨認及驗證個別集成電路且不需要任何額外的製造步驟或設備的方法。

發明內容
根據本發明的一個觀點，一個集成電路識別(ICID)電路對於每一個晶片產生一個獨特的識別碼或記錄，其中，甚至該集成電路識別電路是製造在所有使用相同掩膜的晶片上的情況還包括在內。該集成電路識別電路包括一組電路單元，且根據對這些單元輸出的測量而產生其輸出的識別碼，這些單元是當製造晶片時自然產生的隨機參數變量的函數。當單元的數目足夠大時，每一百萬個晶片能設有一個獨特的識別碼，而不必量身訂做每一個晶片。
根據本發明的另一個方面，該單元是被組織成一個陣列，且該集成電路識別電路還包括一個電路，其用以輪流選擇該陣列的每一個單元，測量該元件的輸出，且根據該陣列的所有單元的測量輸出的樣式而產生該晶片識別碼。當在陣列中的元件數目夠大時，對於一個集成電路晶片的集成電路識別電路測量出的陣列元件特性的樣式將有很高的機率是唯一的。即使當類似的集成電路識別電路是設置在其他數百萬個集成電路晶片之中時，該識別樣式將會與任何其他集成電路的集成電路識別電路的樣式不同。因此，由一個集成電路識別電路所產生的輸出數據的值作為一個該晶片的獨特「指紋」，其中，其被設置成能夠被使用作為一個容易存取的晶片唯一識別碼。
根據本發明的一個進一步觀點，在一個較佳實施方案中，該陣列的元件是具有互相連接的源極及柵極的金屬氧化物半導體場效應管(MOSFET)對。每一個金氧半導體場效應管對的可測量輸出代表其漏極電流之間的差異，其是相當易受晶片製造中自然產生的變動所影響。
本發明為集成電路識別電路提供一種裝置，該裝置用以致能每一個數以百萬計的晶片獨特且可靠地識別自己，而不必在晶片製造期間及之後，使用花費高且耗時的額外處理步驟而量身訂做每一個晶片。
本說明書的結論部份特別指出且明顯地聲明本發明的主題。然而，熟習本項技術的人士閱讀下列說明及觀看附圖，將會相當了解本發明的結構及操作方法，其中，類似的參考符號是指類似的元件。


圖1是以方塊圖的形式說明根據本發明的具有一個設置其內的識別電路的集成電路；圖2以更詳細的方塊圖的形式說明圖1的集成電路識別裝置；圖3以更詳細的方塊圖的形式說明圖2的識別單元的陣列；圖4是一個說明圖3的典型識別單元的示意圖；圖5是一個說明在兩個標稱相同的P溝道金屬氧化物半導體場效應管內的正常的漏極電流不匹配的圖；圖6是一個金屬氧化物半導體場效應管的剖面圖，其說明於金屬氧化物半導體電壓臨界的固定塊體電荷的效應；圖7是一個說明兩個不同的金屬半導體處理的臨界電壓不匹配的統計分布圖；圖8是說明5個分別連接至一對輸出線及一對負載電阻的可選擇識別單元的示意圖；圖9是一個由圖8的5個序列選擇出的識別單元產生的差分電壓輸出圖；圖10以更詳細的方塊圖的形式說明圖2的測量電路；圖11是以示意圖的形式說明圖10的測量電路的負載及錯誤偵測部分；圖12是以示意圖的形式說明圖10的自動歸零比較器；圖13是一個說明在圖12的自動歸零比較器中的信號特性的時序圖；圖14是以更詳細的方塊圖的形式說明圖2的激勵電路；圖15是以示意圖的形式說明圖14的地址定序器及時序選通產生器；圖16是一個說明在圖2的集成電路識別電路中波形的時序圖；圖17是以示意圖的形式說明一個形態(type)識別單元；圖18是一對說明一個分類的識別記錄形成的表；圖19是圖示作為臨界漂移的一個函數的比特錯誤的機率；圖20是圖示對於1萬億的樣本而言，由25％的臨界漂移所造成的絕對範數的統計分布。
優選實施例的描述本發明是關於一個示於圖1的集成電路識別電路38，其可與其他電路42結合在一個集成電路晶片40之中。為了響應通過控制輸入36而來的控制及時序數據，該集成電路識別電路38在集成電路輸出端點處產生一個獨特識別集成電路晶片40的輸出數據序列識別碼。在製造集成電路晶片40之後，製造商可以記錄該集成電路識別電路38的輸出識別碼於一個識別記錄器44之中。此後，當控制輸入36通知該集成電路識別電路識別時，利用集成電路識別電路38所產生的獨特識別碼，無論何時及何地，該特定晶片能夠被識別出。
已經知悉的是，為每一筆大數目的集成電路晶片提供一個非揮發存儲器，以儲存及讀取獨特識別每一個晶片的識別碼。然而，如此的先前技術的晶片識別碼系統需要在集成電路製造期間或之後，使用額外的處理步驟，將個別的識別碼寫入每一個個別的集成電路之中。此項額外的訂做步驟對於每一個集成電路晶片而言是增加集成電路製造過程的時間及成本。另一方面，集成電路識別電路38並不需要對於每一個其所裝設的晶片作任何訂做的程序，以確保該輸出識別碼對於每一個晶片來說是獨特的。即使相同的集成電路識別電路38可能設置於數百萬個集成電路晶片之中，任何兩個晶片的集成電路識別碼產生相同的輸出識別碼的機率是很低的。因此，該集成電路識別碼電路對於先前技術的晶片識別系統是有所改進的，這是因為其不需要任何個別晶片的訂做程序。
集成電路識別電路38利用從一組自然地隨著晶片至晶片及電路元件至元件之間而變化的電路參數的測量而推導出其輸出識別碼，以達成此項技術。由於自然且隨機的參數差異，所以沒有兩個集成電路是真正相同的。舉例而言，即使盡我們之力，還不可能製造兩個完全一樣的電晶體，即使利用類似的過程、使用類似的掩膜而在相同的集成電路模片的相鄰區域製造兩個場效應管。我們還無法使兩個場效應管一樣，這是因為它們的大小是光子穿透掩膜的隨機累積的結果，且其摻雜水平及分布是由熱擴散及離子植入而來的摻雜原子隨機分布的結果。設計者長久以來即知曉這種於場效應管及其他集成電路元件上的行為的隨機參數變量的影響，且當設計集成電路時，已將其考慮進去。一個好的集成電路設計確保一個集成電路的所有複製品的特性是如預期的，即使形成這些集成電路的場效應管及其他電路元件顯示因元件間或晶片間的不同造成的工作特性上的隨機變異。
雖然如此的隨機參數變量已經是集成電路設計者必須去克服的問題，但是本發明的集成電路識別電路38卻利用這些變異。在本發明的較佳實施例中，每一個集成電路識別電路38包括相同設計單元的一個陣列。每一個單元是產生一對電流的合適的簡單場效應管電路，該對電流的差是被影響形成該單元的場效應管工作特性的隨機參數變量所影響。集成電路識別電路38測量該陣列的每一個單元的兩個輸出電流之間的差，且編碼對所有單元的測量值成為一個該測量的特別組合的獨特的單一輸出識別碼。當該陣列夠大時，設置於任何一個集成電路晶片中的集成電路識別電路38的單元陣列將產生當集成電路識別電路設置在任何數百萬個其他集成電路晶片時測量的相同組合的機率是非常低的。因此，一個在如此形式中所產生的識別碼能夠被使用作為每一晶片的獨特識別碼。
集成電路識別電路38是優於先前技術的晶片識別系統，這是因為在其製造期間或之後，並不需要對每一個個別晶片作任何訂做的修改，以使其識別碼是獨特的。當其測試該晶片的邏輯時，一個集成電路測試者將很容易及快速地取得及記錄晶片的識別碼。
集成電路識別電路的結構圖2是以更詳細的方塊圖的形式說明圖1的集成電路識別電路38。集成電路識別電路38包括許多行及列單元的一個陣列。當陣列的每一個單元被選擇時，在陣列輸出線AOH及AOL產生一對輸出電流IH及IL。電流IH及IL是由在選擇出的單元內的類似電晶體所產生，且是幾乎相同的。但是由於由隨機參數變量造成的場效應管間的差異，電流IH及IL將不會準確地匹配。電流IH及IL之間的差是隨單元至單元而變的。
一個激勵電路48通過提供行選擇數據(ROW)及一個列選擇數據(COL)至陣列46以輪流地分別選擇及激勵該單元中的每一個，以響應控制輸入36。當其選擇一個單元時，激勵電路48送出時序信號(TIMING)至一個測量電路50，以通知其何時測量所選擇出的單元的電流IH及IL之間的差。在本發明的較佳實施方案中，每一個單元包括P溝道的金屬氧化物半導體場效應管(MOSFETs)。激勵電路48還產生一個N阱偏壓控制線WELL，以控制在識別單元陣列46中的P溝道金屬氧化物半導體場效應管之下的N阱的偏壓。當該集成電路被致能時，該N阱被偏壓導通，在供應正電壓下，允許該識別陣列作操作。當該集成電路被禁能時，該N阱被偏壓至負值供應電壓，而與所有其他信號線一起連接至該識別單元陣列46。此消除當該集成電路識別電路不用時，在該識別單元上的電氣上的壓力，幫助保護這些單元防止漂移。
被從激勵電路48而來的TIMING選通所定序的測量電路50，測量每一個單元的電流IH及IL之間的電流差，且如下文詳述，產生一個具有基於陣列46的所有單元的測量到電流差的特定樣式值的串行輸出識別碼。
單元陣列圖3是以更詳細的方塊圖的形式說明圖2的陣列46，圖4是以示意圖的形式說明陣列46的一個典型單元62。雖然為了簡化起見，圖3顯示的陣列是包括一組3行及6列的單元62，應該被包括在陣列46中的單元46的數目主要是將被唯一地識別出的集成電路的數量的函數。如下文所述，當圖2的集成電路識別電路38被應用於幾百萬個集成電路之中時，需要一個較大陣列(舉例而言，16×16)以提供想要的識別解析度。
圖4顯示每一個單元62包括一對實質上類似的P溝道金屬氧化物半導體場效應管66及68，該對場效電晶體66及68具有共同連接至由圖2的激勵電路48而來的行選擇數據的一個比特60的柵極，且具有共同連接至由激勵電路48而來的列選擇數據的一個比特58的源極。一對輸出線，AOH及AOL，連接至陣列46的所有單元的。所有每一個給定的單元的金屬氧化物半導體場效應管66的漏極是與AOH相連的，且所有金屬氧化物半導體場效應管68的漏極是與AOL相連的。圖2的激勵電路48利用拉升其列(COL)選擇線58成為「高」電位，同時拉引其行(ROW)選擇數據比特60至一模擬偏壓電壓，而選擇及激勵一特定的單元62。如此一來，則將使該單元的兩個金屬氧化物半導體場效應管66及68導通，而該行(ROW)及列(COL)選擇比特線電壓被調整成驅動該兩個金屬氧化物半導體場效應管成為飽和區域的操作。當一個選擇出的單元62的兩個金屬氧化物半導體場效應管導通時，其導通電流且流經其漏極，且其漏極電流出現在陣列輸出線AOH及AOL上。該AOH及AOL線終止於在該測量電路50內的負載，且被偏壓成一個足夠低的電壓，以確保在該選擇出的行的其他地方未選擇出的單元不會導通。
假如在該選擇出的單元中的金屬氧化物半導體場效應管對66及68是真的完全相同，其將產生相同的漏極電流至AOH及AOL。然而，因為隨機參數變量確保該金屬氧化物半導體場效應管66及68將有稍微不同，即使我們設法使其近似，其漏極電流IH及IL將會稍微不匹配。該不匹配的量反應該兩個場效應管之間的參數變量的量。
圖5圖示了當柵極電壓改變時兩個具有不匹配電壓臨界值的金屬氧化物半導體場效應管的漏極電流。該金屬氧化物半導體場效應管產生的電流72是臨界值76處導通的，而該場效應管產生的電流74是臨界值78處導通的，造成一個臨界電壓不匹配80。因為金屬氧化物半導體場效應管是非線性元件，該兩個元件之間的漏極電流差能夠被預期為隨著電壓而增加。然而，對一個在圖2的測量電路50中的相等的非線性負載而言，該元件間的臨界差能夠被預期成產生一個幾乎為常數的輸出電壓差。
金屬氧化物半導體場效應管還可以改變導電率及臨界值，且導電率的變異將出現在圖5的圖形中，而作為斜率的差。因為導電率的變異可以是在掩膜特性中的固定樣式變異的函數，所以偏壓該陣列成為低電流，使得不依賴掩膜的臨界變異能夠支配是重要的。
圖6以一個簡化的橫剖面說明一個包括形成於一基片92的柵極86、源極88及漏極90的典型的金屬氧化物半導體場效應管84。典型地該金屬氧化物半導體場效應管的臨界電壓是該溝道的寬度及長度及柵極導體的摻雜的弱函數(Weak function)，且是埋入在柵氧化物之下的基片的半導體溝道物材料之中的摻雜原子94的隨機置放的強函數(Strong function)。假如是被恰當地製造，這些摻雜原子被固定於某處，且不會移動，除非受制於不尋常的高電場或溫度。這意味著個別的金屬氧化物半導體場效應管的臨界電壓易於保持固定，雖然該臨界電壓會因為在每一個場效應管溝道中的摻雜原子94的位置及數目的變異而隨著元件不同而改變。
金屬氧化物半導體臨界值不匹配當我們以示意圖4的方式連接金屬氧化物半導體場效電晶體對時，典型地，當該兩個金屬氧化物半導體場效應管是名義上類似時，其臨界電壓不匹配產生一個在其漏極電流大約為其最大值的百分之一的差異。該漏極電流不匹配能夠被該金屬氧化物半導體場效應管的跨導增益所區分以推論該臨界電壓不匹配，其是遵循高斯統計分布的。圖7顯示兩個高斯分布，較窄的分布104是對於0.5微米有效溝道長度而言，而較寬的分布102是對於0.3微米有效溝道長度而言，且其是根據拓麻久美津濃(Tomohisa Mizuno)等人在國際電機電子工程電子裝置期刊(IEEE Transactions on Electron Devices)第41冊第11號1994年11月第2216至2221頁發表的「由於金屬氧化物半導體場效應管中的溝道摻雜數目的統計上變異的臨界電壓擾動的實驗研究」的數據，在此併入作為參考。該文件顯示該項變異是與距離無關的，且在元件對之間也是不相關的。在較短溝道處理的不匹配的增加是增加隨機參數變量，且因此增加由集成電路識別電路所提供的識別韌度(robustness)，也可見於唐仁亥(Xinghai Tang)等人發表在超大規模集成系統的國際電機電子工程期刊(IEEE Transactions on Very LargeScale Integration Systems)第5冊第4號1997年12月第369至376頁之上，在此併入作為參考。
通過多個識別單元定序圖8說明圖3的陣列46的單列單元62，其共用一條共用的行選擇比特線60及共用的輸出線AOH和AOL，且每一個單元分別透過一組源極選擇開關108之一，連接至正電源供應軌106，該源極選擇開關108是在圖2的激勵電路48內實施的。該陣列輸出線AOH及AOL是連接至代表圖2的測量電路50的輸入阻抗的輸出負載電阻110的一差動對。在金屬氧化物半導體場效場效應管對中的臨界電壓不匹配產生於IH及IL之間的電流不匹配，因而產生一個跨越負載電阻110的差動電壓VX。假如金屬氧化物半導體場效應管及負載元件的跨導是類似的話，該電路將具有增益值1；一個10毫伏特臨界不匹配將會造成一個10毫伏差動輸出電壓。然而，在負載電阻中的不匹配將會增加一個固定電壓偏移至該差動電壓VX。每一個單元中的上面的金屬氧化物半導體場效應管是與下面的金屬氧化物半導體場效應管呈180度的，且具有一個不同的幾何中心。這兩個結果所產生的這些裝置間的偏移電壓可以超過該隨機不匹配電壓。然而，所存在該陣列中的場效應管對將具有相同的方向及幾何中心的差，所以這也將作為整個曲線的一個直流偏移，假如只觀察階層改變(step changes)，則該直流偏移將消失。
圖9所繪是以時間為函數的跨越電阻110的漏極差的電壓VX，該電壓VX是當圖8的5個單元62的每一個被依序選擇時，IH及IL之間的差所造成的。雖然負載不匹配將使整個曲線上移或下移，但是階層之間的移動傾向於保持不受影響。因此，當圖2的測量電路50是根據在連續選擇晶片所測量出的電壓之間的移動的樣式而不是直接根據該輸出電壓電位本身而作輸出識別值的測量時，可得到可重複的輸出識別值。
測量電路圖10是以更詳細的方塊圖的形式說明圖2的測量電路50。圖11顯示集成電路識別電路50的部分以及陣列46及激勵電路48的相關部分，其是以示意圖的方式表示的。參照圖10及圖11，一個負載電路114轉變由圖2的單元陣列46而來的電流IH及IL成為由一個自動歸零比較器120所感測到的單元輸出電壓VX。自動歸零比較器120將由最近選擇出的陣列單元所產生的輸出電壓VX的值與一個先前選擇出的陣列單元的VX電壓輸出的值進行比較，且產生一個指示該兩個連續的VX電壓哪一個比較高的二進位輸出信號(BIT)。
當該集成電路的工作正常時，錯誤偵測電路118在每一個識別周期的一部分期間，產生一個邏輯0及緊接著的一個邏輯1於每一個錯誤輸出ERR之上。共有8個時鐘周期在一個未識別的周期之中。在這些時鐘周期的4個周期的期間，該輸出選擇器122的輸出識別碼是被從該第一錯誤輸出ERR而來的0及1所驅動，然後，隨後被由該第二錯誤輸出ERR而來的0及1所驅動，其是被延遲兩個時鐘周期。在其他4個時鐘周期期間，該輸出識別碼是被該自動歸零比較器120的重複的二進位輸出信號輸出所驅動。在正常情況下，對於一個識別的輸出識別序列為「0，1，0，1，二進位輸出信號，二進位輸出信號，二進位輸出信號，二進位輸出信號」。錯誤偵測電路偵測到一個錯誤，則該「0，1，0，1」的輸出前段將會不同，其指示該識別不可以信賴。
負載及錯誤偵測電路圖11是一個說明在該集成電路識別測量電路50中的許多電路元件的電路圖。圖11也說明圖2的激勵電路48的一部分，其產生該行(ROW)選擇比特線模擬電壓電位以及一個典型的識別陣列單元62。
在該激勵電路48之中，每一個行選擇線60是透過一個二極體相連的金屬氧化物半導體場效管128而連接至一個開關126，該開關126可以進一步將該行選擇線60連接至兩個正電壓軌或者一個電流源124。該行被選擇時，開關126是連接至電流源124的。由電流源124而來的電流流經金屬氧化物半導體場效管128，導致其導通，且於行(ROW)選擇線60上產生一個低模擬電壓。假如該行未被選擇，則開關126連接行選擇線60至該正電壓軌，而將未選擇行上的所有場效應管關閉。金屬氧化物半導體場效應管128是以類似於在每一個單元62中的金屬氧化物半導體場效應管的方式適宜地製成，使得實質上類似的電流124將會流過陣列輸出AOH及AOL，且流入該負載電路114。
在該負載電路114中，IH及IL電流線上匹配負載裝置。該負載裝置包括串聯及並聯的P溝道金屬氧化物半導體場效應管的組合，其類似於在每一個單元62中的金屬氧化物半導體場效應管。一個連接相同數目的串聯及並聯金屬氧化物半導體場效應管的金屬氧化物半導體場效應管的正方陣列，將具有實質上與一個單一金屬氧化物半導體場效應管相同的直流特性。然而，這樣的陣列將有一個較小的統計變異，因此，圖示是在136的每一半中的串聯-並聯組合物的4個金屬氧化物半導體場效應管將有類似單一金屬氧化物半導體場效應管的特性，且該組合的金屬氧化物半導體場效電晶體對將有類似一個具有改進匹配的金屬氧化物半導體場效應管對的特性。
P溝道金屬氧化物半導體場效應管是作為負載裝置使用的，這是因為其具有跨導之間的相同關係以及如同該單元的金氧半導體場效應管的電流，而造成相同的非線性。此意味著一個在一個單元內的不匹配電壓將在該負載及該陣列輸出線AOH及AOL之間出現實質上的相同，且將與該電流無關。因此，該輸出電壓將會對偏壓變動以及耦合至該系統的共模幹擾信號有相當的抵抗力。該信號階層的相對大小以及該造成的識別碼序列將更不會隨時間而變。
負載裝置136作為由該模擬負載偏壓電壓130而來的源極跟隨者。偏壓該負載的電壓是由一個跨越一個二極體連接的金屬氧化物半導體場效應管132而來的電流134所產生。該電流134是電流124的8倍。因此，於偏壓線130上的電壓是比在行(ROW)選擇線60上的電壓為低，且低到足以確保在該陣列輸出線AOH及AOL上的電壓總是低到足以使得在該選擇出的單元62中的金屬氧化物半導體場效應管保持在飽和狀態。雖然有許多場效應管串聯連接，但是沒有一種情況是超過一個臨界電壓加上一些需要偏壓該電路用於正常操作的飽和電壓。因此，適當地減少操作電流及時鐘頻率，該集成電路識別電路能夠操作於非常低的電壓下，僅僅超過一個金屬氧化物半導體場效應管的臨界電壓。雖然可以採用其他電路方式，以提供具有較大電源的改進性能，但是此電路方式將合理地實施於廣泛的電源。此外，跨越這些裝置的電壓減少諸如柵極氧化物的熱載子劣化的電性應變(electricalstresses)，而進一步保護該識別單元陣列的穩定性。
兩個由負載場效應管136而來的漏極將電流分流至該錯誤偵測線116。該分流的電流是連接至N溝道金屬氧化物半導體場效應管電流鏡144的漏極，該電流鏡144鏡射電流源140通過二極體連接的N溝道金屬氧化物半導體場效應管142而輸出電流。假如該電流鏡金屬氧化物半導體場效應管144產生比該錯誤偵測線116從該負載裝置136所得的電流為多，則這些線被拉引成低電位。這導致緩衝器146在錯誤輸出ERR之上產生低邏輯電位。假如該負載裝置電流是比該電流鏡144產生的電流為多，該錯誤偵測線是被拉引成高電位，不經意地修改於陣列輸出線AOH及AOL上的電壓。
電流源140是被時序(TIMING)信號控制，以產生一序列的比較電流。對於大部分的識別周期而言，此電流是設定於一個高的值，導致該錯誤偵測線116及錯誤輸出ERR維持低電位。於該8個時鐘長的識別周期的一個時鐘周期期間，該比較電流140是被降低至一個設定該陣列輸出線電流的較高臨界電位值。假如AOH及AOL被拉引得太大，其是由於缺陷，錯誤偵測線116之一將被拉引成高電位，其指示該缺陷是在該錯誤輸出ERR之一之上的。否則，該錯誤輸出將於此周期期間保持低電位。於後續的時鐘周期期間，該電流140是進一步被降低至該陣列輸出線電流的較低臨界值。於正常情況下，這將會導-致錯誤偵測線116兩者皆被拉引至高電位。然而，一個陣列缺陷可能導致AOH及AOL其中之一被拉引得太弱，且該錯誤偵測線116之一或兩者將錯誤地保持低電位。因此，假如該IH及IL電流是在一個適當範圍內，我們將於每一個錯誤輸出ERR之上看到一個邏輯0緊接著一個邏輯1。
因此，在陣列中導致超過一個行或列被選擇出的缺陷，或者識別場效應管之一是相當大的，將會導致在該錯誤輸出ERR之一之上出現兩個邏輯1。假如沒有任何行或列被選擇出，或者在一個金屬氧化物半導體場效應管或一個互連裝置產生開路的情形，我們將看見兩個邏輯0。缺陷可以是起因於在地址定序器中的解碼或邏輯錯誤。不論錯誤的來源為何，大部分的缺陷可以被偵測出及隔離，其是利用觀察用於正確序列的脈衝的錯誤輸出線ERR的。因此，錯誤偵測電路118增加了該集成電路識別電路的可靠度，雖然由於集成電路識別電路的微小體積，其遭遇任何缺陷的機率是相當小，或許每一百萬個之中只有100個。
自動歸零比較器圖12說明圖10的自動歸零比較器120的一個適合的實施方式。比較器120包括兩個有限增益的放大器174和182及一個選通比較器188，該放大器174及182是用以放大在陣列輸出線AOH及AOL上的陣列輸出電壓VX，該選通比較器188是用以轉換該模擬差成為一個在二進位輸出信號線上的二進位輸出。比較器188是被一個由圖2的激勵電路48而來的時序控制信號(SAMP)所選通。放大器174及182具有大約5的電壓增益，使得放大器174及182具有相當高的帶寬，且使其對於處理的變異不敏感。放大器174及182是適合以共同質心幾何形狀陣列排列而成的大的場效應管，以減少電壓偏移且增大電源供應幹擾信號的排除。該第一個放大器174是透過耦合電容176耦合至放大器182的。被從激勵電路48而來的控制信號EER所控制的開關180自動歸零這些電容器。
自動歸零比較器120測量由連續選擇出的識別單元所產生的兩個連續VX值之間的差分電壓改變的大小。放大器174放大且將VX反相，以驅動耦合電容176的前端。該電容176的輸出驅動該差分線對178，該差分線對178是至放大器182的輸入。在該識別周期的自動歸零部分期間，開關180是關閉的，開關180是連接第二放大器級182的輸出回到其反相的輸入。此造成強迫該差分線對178至一個小的電壓差，大約為第二放大器182的剩餘輸入偏移，且與在放大器174上的電壓無關。一個電壓是施加於該電容器176之上的，其等於第一放大器174所放大的陣列輸出電壓VX。然後，開關180開路，且節點178處的電壓保持為小。隨後，一個第二識別單元被選擇出，此產生一個在陣列輸出線AOH及AOL上的新電壓VX，其被該第一放大器174所放大，以改變在電容器176的輸入側的電壓。因為電容器的輸出178已經被這些開關所斷開，其是自由的，且可跟隨於其輸入側的電壓改變，其導致在線178上的差分電壓由其預充電值改變成一個正比於VX值的改變乘上該第一放大器級174的增益的新值。此種改變是進一步地為第二級放大器182的增益所放大，以在該選通比較器184上產生相當大的放大電壓改變。
在該電壓階層已經存在線184上之後，該比較器188是以比較器時序選通SAMP作選通的。此導致該比較器決定該正或負電壓改變成為在比較器輸出線BIT上的邏輯1或0。額外的開關及控制信號可以被加至該自動歸零比較器電路以加強其性能。特別是，在輸入端的大的電壓抖動當由一個識別單元切換至下一個單元時可能產生，且切換的鉗位電路(clamp)在這些大的電壓抖動之後，可以幫助該比較器安定。
激勵電路圖14是以更詳細的方塊圖的形式說明了圖2的激勵電路48。激勵電路48利用提供適當的行(ROW)及列(COL)選擇以循序選擇及激勵在識別陣列46中的單元，以響應輸入數據及控制信號，且產生用以控制該測量電路50的時序(TIMING)選通信號。激勵電路48包括一個用以提供輸出二進位地址的傳統定序器202，以及一對解碼器206及208，其用以解碼這些地址，以產生供應至該單元陣列的ROW及COL選擇信號。激勵電路也提供N阱偏壓控制信號WELL。
圖15說明了圖14的定序器202的一個適合的實施例。於此實施例中，行及列地址利用可以是在圖1的集成電路40之內或之外的電路，而產生於集成電路識別電路之外。這些地址經由該控制輸入36的一個輸入端(1NPUT)而串行地移位至一個移位寄存器216。當一個地址移位至寄存器216時，該地址是被寫入一個鎖存218，且利用圖14的解碼器206及208而尋址該單元陣列。定序器202包括一個時鐘分配器220，其用以將該控制輸入的時鐘(CLOCK)線的頻率除以8，以產生一個二進位計數，以作為施加至一個時序選通解碼器222的輸入。解碼器222產生時序(TIMING)選通信號，其可用於移位寄存器216及地址鎖存218，以及需要用來控制圖2的測量電路50中的事件時序的時序(TIMING)選通信號。控制輸入36的一個致能(ENABLE)線被驅動成高電位，以致能該時鐘分配器220及選通解碼器222，以初始化該測量程序。至定序器202的控制輸入36，當該控制器外接於該集成電路時，可以合適地由一個被傳統地址計數器及時鐘所驅動的傳統JTAG總線所提供。
電路時序圖16說明示於圖2，圖10，圖11及圖15中的集成電路識別電路的不同信號的時序。最上面的波形是該輸入控制信號時鐘(CLOCK)的周期性波形。所有的行為皆適當地限制於此時鐘的上升緣，雖然相對的緣或者兩者的緣可以被使用。每8個時鐘，輸入數據是被捕捉至該輸入移位寄存器216，而被平行地載入地址鎖存218。在於該輸入上的地址的第一個比特出現之後，一個地址鎖存218被選通8個時鐘期間。當圖3的陣列46需要更多地址比特時，該8個時鐘「識別周期」可以更長。
4個鎖存地址的比特被解碼成為16個列(COL)選擇線58之一。該鎖存地址的其餘4個比特被解碼成為行(ROW)選擇線60之一。該COL線58被確認為正電位，而該ROW選擇線60被確認為負電位。對於一個在地址轉換的附近期間，所有的COL選擇線58預充電成低電位，而所有ROW選擇線60預充電成高電位。此造成不選擇所有在識別單元陣列46中的識別單元，在相同的預充電期間，該斷開的陣列輸出線AOH及AOL是充電成高電位，當該行及列線被確認時，該識別單元之一被選擇，且該陣列輸出線AOH及AOL改變成反映該電壓差的值。該電壓改變被測量電路中的自動歸零比較器測量出，而產生該比較器輸出BIT。該差分陣列輸出AOH及AOL將正常地產生中間範圍負載電流，如示於在負載電流波形的第一區段234期間。然而，一個缺陷可能導致沒有選擇出識別單元，如示於第二區段236的較低線，或者兩個識別單元被選擇出，如示於區段236的較高的線。這將會導致通過該負載單元114的至少一側的電流成為不正常的高或低。此電流在負載單元中比作錯誤比較電流140，而電流的正常範圍示於區域238。
利用示于波形140的錯誤比較電壓，我們能夠期待正常的單元產生一個零錯誤輸出，直到該選擇出周期的最後一個時鐘周期，當該比較電流140被減少至低於該最小期望電流之下以產生一個在該錯誤輸出ERR上的脈衝時。然而，一個過量的電流會造成該兩項比較皆有一個錯誤輸出ERR的高脈衝，而一個不足的電流將完全不產生脈衝。這些錯誤能夠全部以邏輯的方式結合成一個單一邏輯信號，但是在這種情況中，所有4個錯誤信號被輸出選擇器122分別復用到ICID電路輸出流ID。這是利用在將其復用成為該輸出流之前，延遲輸出錯誤對之一而來的信號兩個時鐘期間，同時直接將其餘線而來的信號加以復用而成為輸出流。利用檢查該串行比特流，該串行輸出流的有效性可以被決定。當該輸出流的識別部分無法以一個校驗和(checksum)或其他驗證資料樣式的方式驗證時，上述方法是重要的。
形式識別集成電路識別電路38可以適合於提供一個輸出識別碼，該識別碼不僅唯一地識別一個其所設置於其內的集成電路，而且也包括一個指示該集成電路具有與其他共用相同掩膜的集成電路共同的諸如其形式、製造來源等方面的「形式碼」。因此，集成電路識別電路38的一個輸出識別碼將包括一個具有一個其對於其所置入的集成電路是唯一的值域，以及另一個具有對所有類似的集成電路是相同的的值域。該形成碼可以被設定，其是利用以類似於圖17所示的「形式識別」單元242取代圖3的陣列46的幾個「隨機識別」單元62的每一個，或者利用增加額外的形式識別單元至該陣列而達成。圖17的形式識別單元242通常是在結構及操作上類似於圖4的隨機識別單元62，除了該形式識別單元具有實質上大小不同的較高及較低的金屬氧化物半導體場效應管244及246，使得每一個形式識別單元之中，一個金屬氧化物半導體場效應管將總是比另一個強，而不論隨機參數變量如何。一個示於圖17的「邏輯1」形式識別單元242，在其中較高的金屬氧化物半導體場效應管244是比較低的金屬氧化物半導體場效應管246要大，該單元242總是在其較高的漏極輸出線上產生一個較其較低的漏極輸出線上要大的漏極電流，且因此將總是當被選擇時，產生一個「正」輸出電壓VX。相反地，一個具有較小的較高的金屬氧化屋半導體場效應管及一個較大的較低的金屬氧化物半導體場效應管的「邏輯0」的形式識別單元將產生一個負輸出電壓。當一個串行的邏輯0及邏輯1的形式識別單元以適當的順序尋址時，其於可用以識別該集成電路形式的輸出識別碼之上產生一個可預測的1及0的序列。於該形式認序列上的任何錯誤將會於該集成電路識別陣列的中提供缺陷的指示。
識別記錄該陣列單元所被尋址的序列影響該集成電路識別電路38所產生的識別碼的特性及值。4種識別碼將被描述，然而，許多其他形式可以容易地想到，且本發明並不受限於本文所敘述的形式。最簡單的識別碼是順序地計數所有地址而產生的二進位識別碼，且儲存該項比較的結果作為一個二進位比特。該地址計數以0，1，2，……，N-1，N的方向進行，而從0開始重複。該由測量電路而來的串行輸出比特識別碼直接形成該256個二進位比特識別記錄。
此簡單的序列可以略加修改而更能適應形式識別單元。由邏輯1型至邏輯0型識別單元的定序將總是產生由該自動歸零比較器而來的確定性的「0」比特。由一個0型至一個1型識別單元的定序將總是產生一個確定性的「1」比特。然而，在兩個0型或兩個1型單元之間的定序將會產生一個非確定性的「不匹配」轉移，其對於個別零件識別是有用的，但是對於形式識別是無用的。因此，具有形式識別單元行的陣列可替代地以像是0，M，0，M+1，0，M+2，..的序列而尋址，其中，該形式識別單元是M，M+1等等。此意味著形成該輸出識別碼的比特序列的第一部份將具有一個代表該形式識別的可預測的比特串。
圖18說明一個「排序過的值」的識別碼，其是以上升的測量到單元參數值的次序，將該集成電路識別單元地址排序。
具有最大負值的參數值的單元的地址成為表入口0。具有第二大負值的參數值的單元的地址成為表入口1。在此程序結束時，一個具有N個單元的集成電路識別電路將會產生一個N個整數的表，每一個整數代表一個陣列地址。
圖18顯示兩個表，每一個表列出單元位置以及與其相關的參數值。第一個表254說明可以於一個簡化的8個單元集成電路識別碼中出現的單元參數值。一個這些單元參數值的簡單的二進位識別碼是00110111，其是比較每一個單元中的參數值及下一個單元的參數值的結果。第二個表256顯示以遞增的參數值的次序排序該單元的結果。單元參數值是排序過，且以此排序過的次序尋址該陣列將產生一序列的1，假如所有值皆是唯一的話。然而，此圖示的陣列具有兩個擁有相同值的單元，且該兩個單元的比較結果將是不確定的，且該比較器的輸出可以是1或0兩者之一。
真正的參數值對於一個排序程序並非直接可見的，然而，對於排序真正需要的是比較兩個值的能力，且此項比較是由該自動歸零比較器120來實施。一種傳統的排序演算法，以在集成電路上的硬體或者在一個外接測試器或比較器上執行的軟體實施，可以用於實施該項排序。排序過地址的序列載送比該簡單二進位識別碼更多的信息。圖示的一個簡化陣列的二進位識別碼具有2至8次方或者256個可能值，而該排序過的識別碼能夠具有8階乘或者40320個可能值。這兩個識別碼的記錄只要利用使用不同的控制序列及不同的演算法，即可由相同的集成電路識別電路之中取得。
排序過的值的識別碼可以被全部使用，但是一個「可信賴的」值的較短的子集可以被建構。當一個這樣的可信賴的值的序列出現於該集成電路識別電路時，將易於產生一個更可重複的轉換串行及比較器的輸出。此序列可以用於詢問該集成電路識別電路，且接收一個確定性的響應。
二進位識別分析由於幹擾信號及漂移，恰巧幾乎與前一個選擇單元匹配的單元的輸出，當兩個單元是循序尋址時，可以隨機地變成一個1或0。此將會使一個識別碼的某些比特不可重複，且每次其產生時略微不同。然而，假如該識別碼足夠長，則剩餘的不變的比特將仍可勝任識別產生的集成電路，因為不太可能有任何其他集成電路所產生的識別碼具有這麼多比特相同。
圖19顯示比特改變值的速率，即比特錯誤率，其為一個二進位識別碼的臨界不匹配漂移的函數。一個乾淨且現代的金屬氧化物半導體場效應管的製造過程將具有小於電壓臨界不匹配的標準差(standarddeviation)10％的偏移，同時對於漂移等於電壓臨界不匹配的標準差的100％時，該比特錯誤率僅是25％。該比特錯誤率對於任何漂移量將比0大，但是其對於合理的漂移將保持小。被改變的比特的分數，或者該比特錯誤率稱為P。P的圖形(262)當該偏移趨近於無限大時漸近地趨近0.5。兩個二進位識別碼能夠利用計算識別碼之間的絕對模數(norm)而被比較。絕對模數定義為兩個識別碼之間的不同比特數的計數。假如兩個識別碼是相同的，其具有一個0的絕對模數。假如兩個識別碼的每個比特皆不同，亦即，一個識別碼是另一個的反碼，則該絕對模數是等於N，即該識別碼中的比特數。由不同陣列產生的兩個不同識別碼之間的絕對模數將具有N/2的平均值。這些值的柱狀圖將遵循一個中心點在N/2附近，且標準差為N/2的高斯曲線。假如一個256比特二進位識別碼與一個包括1萬億(trillion)個不同識別碼的標案，則有可能在小於一個差之下絕對模數小於73，且在小於一個差之下絕對模數大於183，而大部份的差聚集在120和136之間，以及一個128的平均絕對模數。
當一個二進位識別碼由一個具有下列漂移的集成電路識別電路取得時，該漂移或許是由於隨機幹擾信號、移動離子的汙染或者在場效應管溝道中的電荷重分布，則該識別碼可能隨時間而改變。該項比特取得程序對於這些改變是有抵抗力的。假如一個25％的隨機漂移(一個具有原始高斯大小的25％的附加不相關高斯)被加至用於產生該二進位識別記錄的隨機值，則該結果將是大約隨機改變值的比特的7.8％。在統計上，比特錯誤率是每個比特都獨立的。對於一個給定的陣列大小及比特錯誤率而言，平均絕對模數是N』P。對於具有256個值的例子而言，25％漂移且P＝0.078之下，平均絕對模數將是大約20。對於1萬億個漂移樣本而言，絕對模數比56大的小於1個樣本。
圖20是顯示由比較一個二進位識別碼及1萬億個256個比特識別碼的資料庫而來的期望機率。使用一個對數的垂直刻度，以放大相當小的機率。假如該識別碼已經由一個從其原始識別碼漂移25％的元件取得，其將以一個小於56的絕對模數而幾乎與其原始識別碼相匹配，而超過此值的機率是小於1萬億分之一。該絕對模數將極可能為20左右，且遵循如圖示該匹配曲線264的機率分布。當與所有在不同集成電路識別電路的資料庫中的其他識別碼相比較，另一個分布被形成，其遵循該不匹配的曲線266。對於一個不同識別碼的絕對模數小於73的機率是小於1萬億分之一，且該平均的絕對模數是128左右。
該假的正數及假的負數率將不會是數學上的0，當陣列是足夠大時，兩個機率將是不可測量地小，其當然比指紋識別及其他合法可接受的識別形式為佳。該集成電路識別電路可以實際應用於從一百萬個樣本的資料庫中識別一個樣本。一百萬個樣本的識別碼被取得，附帶的其他識別信息，諸如測試日期，批號、晶圓數、晶圓位置，處理參數、測試速度及其他有用的信息也被取得。此信息可以儲存於一個電腦資料庫之中。假設在某些後來的時間上，使用一百萬個樣本，且這些樣本之一必須被識別出。一個識別碼是由晶片上的識別電路取得。由於漂移的緣故，此識別碼可能與在資料庫中的原始識別碼不相同。然而，假如其與該資料庫中的每一個識別碼相比較，該項結果將會是999，999個絕對模數，是極可能大於90，且幾乎肯定比73大。假如漂移小於25％，則也有一個單一絕對模數是極可能小於44，且幾乎肯定小於53。我們能在測試中設定一個臨界值64，且容易地區別於資料庫中的正確識別碼。事實上，在超過該臨界值之下而一萬億之中超過1個之前，而錯誤地推論該選擇出的元件由於過度的漂移而不在資料庫之中，該漂移能夠高到37％。現代的半導體製程的漂移是遠小於此。
假如該樣本不在具有小於64的絕對模數的該資料庫中，該元件不是曾經被濫用、未被登用，該識別電路失效，就是該元件是由某些其他製造商製造的仿冒品。所有這些可能皆能以進一步的調查而予以區別，且這些都是半導體製造商感興趣的。採用一個256個單元的陣列示於此的典型的集成電路識別電路之中。然而，當具有較小的最大漂移，或者當較少的晶片需要識別，或者當識別可以較不可靠時，則可以使用較少的陣列單元。舉例而言，以一個10％的最大漂移以及一個百萬分之一的可允許錯誤率，則少到只需要64個單元即可。對於一個錯誤率為1024(quadrillion)分之一且240％的漂移而言，需要4096個單元。對於任何有限的漂移，一個可接受的錯誤率可以以一足夠數目的單元實現。
單元陣列的替代方式上述討論是假設陣列單元是實施於一個N阱的0.5微米或更小的線寬的互補型金屬氧化物半導體的工藝，但是單元場效應管可以是N溝道或P溝道的金屬氧化物半導體場效應管，且較長的溝道程序可以使用於某些情形中。假如該互補型金屬氧化物半導體的程序是一個N阱工藝，則選擇P溝道金屬氧化物半導體場效應管，使得該整個陣列能夠被置放於一個與基底及其內的電子幹擾信號絕緣的N阱之中。一個P阱工藝將因相同理由而使用N阱金屬氧化物半導體場效應管。雖然本發明的較佳實施例採用具有共同源極及柵極連接的金屬氧化物半導體場效應管對，且輸出信號是由漏極取得，但是本發明也能以共同柵極及漏極連接場效應管，因而由源極取得電壓差分信號。雖然本發明優選實施例之中的陣列單元利用了金屬氧化物半導體場效應管的電壓臨界不匹配，但是長度、寬度、氧化層厚度的不匹配或任何其它參數的變化都可以用於本發明的可選方案。本發明優選實施例使用了元件對，但是在周圍條件允許時也可以使用單個元件。電阻的不匹配或VBE的不匹配也可以用於單純的工藝。利用隨機性但是可重複的參數不匹配，來自隨機參數變化的識別可以用於任何其它半導體工藝生產的元件。
儘管元件矩陣以方形來舉例說明，同樣有效的集成電路識別電路也可以建構為任何形式或大小的矩形矩陣。為了提高統計有效性，可以在矩陣邊緣包括一組「啞單元」，當生成識別碼時，並不對該「啞單元」進行尋址。但是，可以省略這種沿矩陣邊緣的啞單元。可以增加行選擇電晶體，以便將矩陣輸出線AOH和AOL與未選的漏極隔離。使用恰當的尋址，這可以允許合併單元行之間的漏極輸出線，以便得到更簡潔的矩陣。
可選的替代方案可以對集成電路識別電路進行尋址，例如，通過一個計數器，而不是移位寄存器，在內部而不是從輸出線產生地址。外部時鐘也可以由自由運行的振蕩器來取代。致能輸入也可以由加電復位單元取代。這種可替代的設計將有一個單獨的輸出線，並適用於互連數量比電源和同步更重要的應用。
當計算識別碼之後，可以作為一序列的值將其存儲在晶片自身上的片上隨機存儲器(RAM)之中，該RAM可以是非揮發性的。該RAM可以是微處理器板上高速緩存的一部分，並且可以被該處理器運行的軟體利用。這種安排允許在使用中快速存取該識別碼，並且可能需要在噪音非常大的環境中產生可重複的識別碼。但是，這當然需要用於RAM的額外的晶片面積。
權利要求
1.一種設置在一個集成電路上的集成電路識別裝置，其用以產生一個識別該設備設置於其上的集成電路的識別碼，其特徵在於該裝置包含多個識別單元，其形成於集成電路之內，每一個單元具有一個為集成電路中的隨機參數變量的實質函數的輸出；及測量裝置，其用以監測該多個識別單元的輸出，且用以產生識別碼作為響應，其中，所述識別碼也是集成電路中的隨機參數變量的實質函數。
2.如權利要求1所述的集成電路識別裝置，其中，該測量裝置根據多個識別單元的每一個輸出，建立該識別碼的一個值。
3.如權利要求2所述的集成電路識別裝置，其中，該識別單元的每一個包含至少一個電晶體，且其中，每一個單元的輸出為該電晶體的一個工作特性的一個函數，其是於該集成電路中的該隨機參數變量的一個函數。
4.如權利要求2所述的集成電路識別裝置，其中，該識別單元的每一個包含兩個電晶體具有該集成電路中的該隨機參數變量所造成的工作特性的差，且其中，該單元的輸出是一個於該工作特性中差的函數。
5.如權利要求4所述的集成電路識別裝置，其中，該電晶體是金屬氧化物半導體場效應管(MOSFETs)。
6.如權利要求2所述的集成電路識別裝置，其進一步包含多個形成於該集成電路內的形式單元，每一個形式單元具有一個實質上與該隨機參數變量無關的輸出，其中，該測量裝置也監測該多個形式單元的每一個輸出，且還產生識別碼以響應輸出。
7.如權利要求6所述的集成電路識別裝置，其中，由該測量裝置產生的識別碼包含一個第一域，其反映該多個識別單元的被監測輸出的一個樣式；以及一個第二域，其反映該多個形式單元的被監測輸出的一個樣式。
8.如權利要求1所述的集成電路識別裝置，其中，該測量裝置包含一個裝置，其用以序列地比較該識別單元的被監測輸出的大小，及用以產生比特的一個序列，該序列的每一個比特指示該識別單元輸出的一個比較結果；及一個裝置，其用以響應該比特的序列而產生該識別碼。
9，如權利要求1所述的集成電路識別裝置，其中，該單元的每一個輸出包含為該隨機參數變量的函數的兩個輸出信號，且其中，由該測量裝置監測的該輸出包含兩個輸出信號的差。
10.如權利要求9所述的集成電路識別裝置，其中，該測量裝置包含一個裝置，其用以實施這些識別單元的連續單元的輸出信號之間的差的比較，且用以產生一序列的比特，該序列的每一個比特指示比較的個別結果；及一個裝置，其用於響應該比特序列而產生所述識別碼。
11.一種用以提供一個識別碼給一個集成電路的方法，該方法包含的步驟在該集成電路之內形成多個識別單元，每一個識別單元具有一個為該集成電路中的隨機參數變量的實質函數的輸出；及產生該識別碼，以響應每一個單元的被監測輸出，其中，該識別碼也是該集成電路中的隨機參數變量的實質的函數。
12.如權利要求11的方法，其中，形成該識別碼的一個值，以響應該多個識別單元的每一個輸出。
13.如權利要求12的方法，其中，該識別單元的每一個包含至少一個電晶體，且其中，該輸出是該電晶體的一個工作特性的一個函數，該工作特性是該集成電路中的該隨機參數變量的一個函數。
14.如權利要求12的方法，其中，該識別單元的每一個包含兩個電晶體，其具有一個由該集成電路中的該隨機變異造成的工作特性的差，且其中，該輸出是兩個電晶體的工作特性之間的差的一個函數。
15.如權利要求14的方法，其中，該電晶體是金屬氧化物半導體場效應(MOSFETs)。
16.如權利要求12的方法，其進一步包含下列步驟在該集成電路內形成多個形式單元，每一個形式單元具有實質上與該隨機參數變量無關的一個輸出及也產生該識別碼以響應輸出。
17.如權利要求16的方法，其中，產生的識別碼包含一個第一域，其反映該多個識別單元的被監測輸出的一個樣式；及一個第二個域，其反映多個形式單元的被監測輸出的一個樣式。
18.如權利要求11的方法，其中，產生該識別碼以響應該被監測輸出的步驟包含下列子步驟實施該識別單元對的被監測輸出的比較；產生一比特的序列，該序列的每一個比特指示這些比較的個別結果；及產生該識別碼，以響應該比特的序列。
19.如權利要求11的方法，其中，該單元的每一個產生兩個該隨機參數變量的函數的輸出信號，且其中，每一個單元的輸出包含該兩輸出信號之間的差。
20.如權利要求19的方法，其中，產生該識別碼以響應該被監測輸出的步驟包含下列子步驟實施該識別單元對的被監測輸出的比較。產生比特的序列，該序列的每一個比特指示這些比較的個別結果；及產生該識別碼，以響應該比特的序列。
全文摘要
一種結合在一個集成電路(IC)(40)之中的集成電路識別裝置(ICID)(38),該裝置包含電子單元陣列(46),其中,每個單元的輸出信號的大小是隨單元不同而改變的隨機產生參數變量的函數。該ICID(38)還包括測量電路(50),其用以測量每個單元的輸出及產生輸出數據,該輸出數據具有反映該陣列(46)所有元件的測量特性的特定組合值。當該陣列(46)中的元件數目夠大時,將確保下列事項具有高度的機率:對於埋入任何一個IC(40)中的ICID(38)而言,被測量的陣列單元特性的樣式在埋入其他數百萬個IC(40)的ICID(38)所測量的樣式中是獨特且可區別的。因此,由該ICID(38)所產生的輸出數據的值是可作為其所設置的IC(40)的獨特「指紋」,且能夠被作為該IC(40)的獨特識別碼(ID)來使用。
文檔編號H01L23/544GK1346473SQ00806117
公開日2002年4月24日 申請日期2000年2月11日 優先權日1999年2月17日
發明者K·洛夫斯隆 申請人:Icid公司