用於模擬系統的集成電路的製作方法
2023-06-16 07:39:46
專利名稱：用於模擬系統的集成電路的製作方法
此項發明涉及可在各模擬系統中得到應用的半導體集成電路。
已知的模擬電路，例如圖示均衡器、音樂合成器、專用濾波器、頻譜分析器等等，採用在印製電路板上使用分立元件的設計和製造方法。這些電路通常相當龐大，組裝過程耗費大量勞力，致使可靠性問題增加，並最終導致成本較高。
上述類型的模擬電路已經以半導體集成形式製成，但是，採用現行的製造工藝來生產具有精確電阻值和大容量電容的集成電路仍有困難。儘管確有諸如運算放大器、振蕩器和鎖相環之類的集成電路，但這些電路具有必須為特定的應用專門特製的缺點，這是成本極高的。
此發明的目的就是通過採用一種無需對其製造工藝作任何重大改動就能適合於廣泛的功能應用範圍的相對廉價的標準半導體集成電路來克服上述缺點和問題。
根據此發明，可製成一種由一個由若干可組配模擬單元的配置構成的半導體集成電路，每個單元能夠通過一個連接網路與配置中的其它單元相連，其中每個模擬單元可以用單元配置數據來有選擇地並單獨地訪問，以求從內部來組配該單元並實現被訪問模擬單元與該配置中其它模擬單元的連接來完成多種可能的模擬功能應用中的某個特定的模擬功能應用。
該半導體集成電路理想地還包含帶有切換控制通路的第一數據通路，而連接網路最好包括相應的切換電路，其中以數據形式存儲在存儲裝置內的單元組配數據以數字形式通過一個切換控制通路被送往一個被單獨訪問的選定的單元以實現相應的切換電路的運行和選定的模擬單元與該配置中其它模擬單元的連接。
這些切換電路每個理想地包含一個存儲組配數據的存儲裝置和一個作為連接器件的電晶體開關。
為方便起見，連接網路理想地包含一個全程連接系統和一個局域連接系統，其中全程連接系統被用來將任何一個單元與位於該配置中遠處的任何其它單元相連，而局域連接系統則被用來將每個單元的輸出端與相鄰各單元的輸入端相連。
模擬單元理想地包含一個放大器、若干可偏程模擬元件、切換裝置和信號通路，其中為了構成任何預定的模擬電路，這些模擬元件按所需的固有值來偏程，並且切換裝置被用來將各已偏程元件和各信號通路以某種特殊的預定組配方式互相連接起來。
為方便起見，各元件固有值理想地以數字形式存儲在存儲裝置內。該裝置理想地包含若干用於選擇各個模擬單元的選擇信號通路，各單元選擇信號理想地在一個中央控制裝置的控制之下從信號發生裝置發出，並且各單元選擇信號最好接連地被送往與各個模擬單元相關聯的各選擇信號通路。
該裝置理想地還包含若干用以向每個模擬單元提供模擬數據的第二數據通路，這些模擬數據是已用數模轉換裝置從數字單元組配數據轉換而來的，其中這些模擬數據通過各第二數據通路送往選定的單元。
更有益的是這些模擬數據理想地包含若干獨立的模擬信號，其中每個都代表該模擬單元中一個需要偏程的元件的某個特定值。
這種有若干可組配模擬單元的配置具有陣列形式，其中各單元按若干行和列排列。
為方便起見，信號發生裝置包含一個第一偏程移位寄存器和一個第二偏程移位寄存器，其中第一偏程移位寄存器提供陣列內的水平坐標參考信號，而第二偏程移位寄存器提供陣列內的垂直坐標參考信號，這些水平和垂直坐標參考信號能夠實現對陣列內任何模擬單元的選擇。
全程連接系統理想地包含水平地行經各行模擬單元之間的水平全程總線和垂直行經各列模擬單元之間的垂直全程總線。
在陣列的所有邊緣處，設有能夠使陣列各邊緣處的垂直和水平全程總線直接相連的開關組。
這種半導體集成電路較為理想地適用於製成一種可偏程電阻部件，其中包含一對帶有柵、源和漏極的特性相匹配的場效應電晶體，這對管中的第一電晶體作為參考電晶體，而這對管中的第二電晶體則用來提供實際的電阻值。
這種半導體電路理想地還包括一個差分放大器、一個可調恆流源、以及第一和第二參考電位，其中恆流源作為參考電晶體的負載，所述參考電晶體與差分放大器連接以構成一個負反饋通路，由此可利用差分放大器的作用來調整所述參考電晶體的柵極電壓，直至在所述參考電晶體上出現一個相對於第一和第二參考電位的特定的電壓降，從而在所述參考電晶體的源和漏極之間形成某個預定的電阻值，藉此所述參考電晶體的柵極電壓可以被用來直接控制所述特性相匹配的場效應電晶體中第二隻電晶體的導電率以設定所需的電阻值。
為方便起見，這種半導體集成電路理想地通過使用一對互補的極性相反且特性相匹配的場效應電晶體來適應於製成一種線性電阻，從而使每對特性相匹配的場效應電晶體中的第二電晶體相併聯，以至在所述第二電晶體的作用下獲得一個線性的傳輸特性函數。
每個可偏程電阻理想地含有一個包括設置得能夠產生不同電阻值範圍的多對逆極性場效應電晶體在內的電阻網絡，其中某個特定的電阻值範圍是由通過包含在所述第一數據通路中的一個數據總線傳送到存儲裝置的單元組配數據選定的，該存儲裝置的輸出適用於將選定阻值範圍的電阻切換到工作狀態。
可調恆流源是用模擬信號來調整的。
該集成電路理想地包括帶有至少一個電容倍增電路的可偏程電容元件。
更有益的是，每個極性相反的場效應電晶體理想地帶有一個相關聯的電容模擬存儲電路，能夠在達到了所述特定的電壓降之後在所述參考電晶體的柵極上存儲並保持一個模擬電位。
所有模擬元件的元件製造容差最好用一個單一的外電阻和一個單一的內電容來自動補償。
根據下面應結合附圖閱讀的幾個示例性實施例的說明，本發明將得到更好的理解，其中
圖1是此發明所述線性陣列形式的半導體集成電路的示意圖;
圖2表示線性陣列中基本單元和增強單元配置的示意圖;
圖3表示一個基本單元電路圖4表示一個增強單元電路圖5更詳細地表示陣列的一部分，尤其是全程連接的細節;
圖6表示基本核心單元周圍的連接細節;
圖7表示增強核心單元周圍的連接細節;
圖8表示連接開關的細節;
圖9表示帶有受核心單元隨機存儲器控制的旁路電晶體的可偏程切換電路;
圖10表示核心單元運算放大器電路;
圖11表示可偏程電阻網絡的示意圖;
圖12表示可偏程電阻電路的示意圖;
圖13表示可偏程電阻器板的示意圖;
圖14表示N型溝道可偏程電阻元件的切換配置;
圖15表示P型溝道可偏程電阻元件的切換配置;
圖16表示可偏程電阻的示意圖;
圖17表示N型溝道可偏程電阻器電路的詳細線路;
圖18表示P型溝道可偏程電阻器電路的詳細線路;
圖19表示存儲節點放電函數的特性圖;
圖20表示模擬偏程電路的示意圖;
圖21和22.應如圖23所示那樣配置，表示典型的基本單元及其偏程配置的更詳細的示意圖;
圖24表示電容倍增器電路的示意圖;
圖25表示電容補償電路的示意圖;
圖26表示圖24電路中所用的模擬緩衝器的詳細電路;
圖27表示P型溝道控制電路/差分放大器的詳細線路;
圖28表示N型溝道控制電路/差分放大器的詳細線路;
圖29表示外圍的增益可偏程的輸入/輸出電路的示意圖;
圖30表示常規類型是極性(pole)低通濾波器的示意圖;以及圖31表示設置在陣列中的圖30的電路。
此發明在一個示例性實施例中提出了一種用戶可偏程線性陣列，包括以半導體集成方式製成的採用半導體MOS場效應電晶體的運算放大器、電容、電阻、壓控電阻和開關。該陣列由49個含有運算放大器的核心單元(28個基本的和21個增強的)並帶有可組配的連線，使得用戶可以實現複雜的模擬電路功能。採用可編程的電阻和電容可使設計者能夠完成多種模擬電路功能。
參照附圖可以了解到圖面上所有標號RN都代表可偏程電阻的兩個節點。參照圖1可以看出單元CL設置成為七乘七的陣列中交替的列，並且這些單元可以用一個連接網路相連起來。該連接網路包括垂直和水平穿過各行和各列單元之間的總線。垂直穿過各列單元之間的是四條全程總線VB(見圖5)，而水平穿過各行之間的兩條全程總線HB(見圖5)。各單元能夠利用開關元件IS1、IS2、IS3和ISO與這些總線資源中的每個直接連接。此外，在陣列邊緣，開關組(圖5中標為ES)使得水平和垂直總線能夠直接相連。
根據設計。採用一種電容倍增方法可以實現一百多個5毫微法的電容，二百多個電阻可以編程到10千歐和640千歐之間的範圍內的單個電阻值。倍增器功能可以用壓控電阻和運算放大器相結合來實現。
元件製造容差可以自動補償以確保可靠的工作。所有的內部可偏程電阻和電容都用一個單一的外電阻和一個電容來補償。
該器件適合於廣泛的模擬功能應用範圍，包括取代大多數現有的低頻模擬集成電路(IC)，並且通過採用新的電路技術達到了高度的集成。
需要高數值電容和電阻的模擬集成電路通常只有有限的複雜程度，這是由於製造這些無源元件需要用面積極大的矽片。例如一個單個的一毫微法電容通常就要耗用晶片的整個面積。
因而可編程電阻通常用切換電容技術來實現。但是這種方法對可偏程器件只有有限的應用，因為為了產生合適的各個電阻值每個電阻都需要有一個獨立的時鐘源。而且切換電容技術具有更低的信號帶寬。
這種器件的一些典型的模擬功能應用如下所列圖形均衡器音樂合成器混音臺專用濾波器頻譜分析器信號發生器實驗板製造/樣機製造電話機的不用手機電路大多數低頻線性IC的更換教育參照圖1，它表示該裝置的所謂平面布置圖。該裝置包括可編程模擬核心單元CL的陣列A，每個單元包含需要刷新的動態模擬電路以保持其電路組配和元件值。組配數據被存放在一個晶片上的4800位的靜態隨機存取存儲器RAM內。這個組配數據源被不斷地讀出以實現刷新功能。
為了根據需要在陣列內構成新的電路，存放在隨機存取存儲器RAM內的組配數據可以由一個外部源來重新組配。
如果需要，隨機存取存儲器RAM可用後備電池以在電源斷掉之後用來保持電路組配數據。小型後備電池可以裝入集成電路封殼內。
為了對核心單元CL的內部連接順序選擇進行組配，電路組配數據可在控制電路CC的控制之下利用編程移位寄存器PSRH和PSRV來訪問。這種組配數據通過第一數據通路DD以數字形式提供給各連接資源和可編程資源。以數字形式存放在隨機存儲器RAM內的元件值經數模轉換器DAC通過第二數據通路AD以模擬形式提供給各可偏程資源。每個可偏程資源有一個獨立的可尋址的採樣和保持電路(如開關M1和M2，連用模擬存儲電路N/STR和P/STR)，並且組配數據被依次寫入每個採樣和保持電路。
儘管在這個示例性實施例中，編程移位寄存器PSRH和PSRV、數模轉換器DAC、隨機存取存儲器RAM及控制電路CC示出在帶有單元陣列的半導體集成電路上，如果需要的話將這些元件裝一個分立的I、C上也是很可行的。
採樣和保持電路(N/STR，P/STR)控制著一個可編程壓控電阻，並且每個電阻是分別補償的以適應製造容差和溫度變化。每個可偏程電阻都是用一對互補MOS電晶體來實現的。這對中的每個電晶體都與一個構成控制電壓反饋環路一部分的第二匹配電晶體相關聯。
電容按5×10-12法的數值製成。而後這些電容的值每次用兩個阻抗變換器來倍增至5×10-9法的最終值。每一級(×33)包括一個緩衝器的兩個可偏程電阻。
在陣列內有二十八個基本單元BC1至BC28和二十一個增強單元EC1至EC21(見圖2)。每個基本單元BC(圖3)包含一個通用運算放大器OA、四個可偏程電阻P/res和兩個可偏程電容P/cap。每個增強單元EC(圖4)包含一個高速運算放大器OA、四個可偏程電阻P/res、兩個可偏程電容P/cap和一個可作為模擬開關的壓控電阻VDR。基本單元BC和增強單元EC兩者都有一個反向輸入端IIP和一個非反向輸入端NIIP，並且每個都將偏置電壓BS與電壓參考源VREF結合。輸出端OP通過運算放大器OA從每個單元引出。每個增強單元的運算放大器OA還可以被用作比較器、線性積分器，或者當與壓控電阻或模擬開關結合使用時用作乘法器。這對於壓擴、增益控制及調製是特別有用的。圖10表示核心單元運算放大器電路，它屬於通常所見的採用諸如MOSN和MOSP之類的MOS場效應電晶體的標準型，並有一個非反向輸入端NIIP、一個反向輸入端IIP和一個輸出端OP。VSS和VDD代表電壓源，而BS代表偏置電壓。
在增強單元EC中採用壓控電阻VDR，外部電壓ECV可以通過壓控電阻的節點VDRN(見圖7)被用來控制增強單元EC內的內部電路響應。例如，採用該陣列來實現一個二十通道的圖形均衡器，外部電位器不會將音頻信號送入或取自該陣列，而只有控制電壓。
連接儘管每個單元可以根據所述的電路功能通過對內部電阻和電容進行編程並利用旁路電晶體PT經信號通路將各資源連接起來而得出組配，陣列內有一個由金屬連線構成的全程連接系統，可用來連接陣列內遠距離處的各單元，即非相鄰單元。局部連接可以通過局部連接系統來實現，其中每個單元的輸出端可與陣列中其鄰居的每個輸入端相連。圖5、圖6和圖7分別是全程連接及基本單元BC和增強單元EC的局部連接配置的圖示。圖8表示連接切換電路IS的細節。
每個連接資源利用一對受靜態隨機存取存儲器SRAM形式的開關存儲器裝置控制的P型和N型溝道旁路電晶體來與每個單元物理地連接。圖9是構成可編程開關電路的旁路電晶體TR及其相關的隨機存取存儲器SRAM的圖示。構成前面所述第一數據通路一部分的用以控制這個開關電路的數據總線或開關控制通路被標為D和D(見圖5)。每個開關可以用線SEL來選擇。接點IN代表連接節點。
該裝置內的各單元被排布在連接資源和切換組的網絡之中。每個單元BC(見圖5)與其兩個信號輸入端IP1和IP2、三個開關組IS1、IS2和IS3相連，其中兩個IS1和IS2能夠與其它單元(鄰接單元AC)局域地連接，而另一個IS3能連接到全程總線資源HB和VB。每個單元的輸出端OP直接連接到鄰近單元的開關組，此外還連接到能夠將輸出信號送往全程總線資源HB和VB的開關組ISO。
可編程電阻可編程電阻包含壓控可編程電阻元件，每個元件包含一對互補的MOS電晶體。
圖11和圖12表示用來對每個電阻元件進行編程的總體配置。應當注意到，圖12中所示取自圖17和圖18的各部分電路對所參照的各圖中的各種元件標有對應的標號。
參照圖11，N/CC和P/CC都是差分放大器，而PR1、PR2、PR3…每個都包含一個可偏程電阻網絡R/BLK、圖12、圖13、每個可偏程電阻網絡有兩個存儲節點N/STR和P/STR與之相關聯(圖12)。每個核心單元(BC、EC)包含兩個差分放大器，可為各壓控可偏程電阻依次設定正確的控制驅動電壓。模擬存儲節點N/STR存儲可編程電阻的控制驅動電壓，使得差分放大器N/CC和P/CC能夠設定其它可偏程資源。差分放大器的電路細節如圖27和28所示。
圖14和圖15分別表示基本的′P′和′N′型可編程電阻元件。每個電阻元件能夠在2∶1的範圍內提供32個電阻值，例如在10千歐至20千歐間分成32級，即10千、10.31千、10.62千等等…。
每個可偏程電阻是由六對電阻值在10千歐至640千歐的′P′和′N′電阻元件N/RE1、P/RE1至N/RE6、P/RE6來實現的。每個元件與前一個元件並聯，並且電阻值是其兩倍。例如10千至20千、20千至40千等等…。
參照圖20，它表示選擇陣列A中某個特定核心單元CL的基本要求。首先，用來自移位寄存器PSRH的選擇信號SS來選定適當的行，從而得到特定的恆流源CCS，從而一個與某個特定電阻值範圍內的特定的予期電阻相關的特定電流值用已被隨機存取存儲器RAM(圖1)編程的數模轉換器DAC通過第二數據通路AD編程到選定的恆流源CCS。這可作為陣列內的一個坐標參考信號。其次，移位寄存器PRSV提供一個包括啟動信號EN和選擇信號SEL的適當的列選擇信號，作為陣列內的另一個坐標參考信號。特定的啟動信號EN和選擇信號SEL一起(SEL/EN)被用以選出電阻(PR1至PR4)中的一個用來自恆流源CCS的電流編程。這可在編程過程中實現，從而可以用存儲在隨機存取存儲器RAMB中、來自構成第一數據通路一部分的數據總線DBB的單元組配數據來選定(見圖14及圖21和圖22)電阻的電阻網絡內的六對電阻之中的一對電阻未被選定的電阻與電路斷開。
參照圖21和22，它們應設置成如圖23那樣，基本單元BC的總體配置用四個可偏程電阻PR1至PR4(P/res，圖3)來表示，每個都具有如圖13所示的網絡R/BLK的形式。
每個電阻都包含前面所述的六對電阻元件N/RE1、P/RE1至N/RE6、P/RE6，並且每個都有前面所指出的相關聯的模擬存儲節點N/STR、P/STR。任何一對電阻從而一個特定的電阻值範圍可以在用總線DBB上的存儲在隨機存取存儲裝置RAMB中的數據來選定。開關SWA和SWB(圖14和圖15)被啟動將適當的電阻對接入。這個切換動作的作用在圖17和圖18中作了示意性的表示，其中DRIVE(10、19、圖16)和SET輸入端(10、19，圖17、圖18)可通過切換開關SWA和SWB來控制。
再參照圖21和圖22，水平(CCS，REF7)坐標參考和垂直(EN，SEL)坐標參考每個都同前面提到的差分放大器N/CC和P/CC一起示出，後者服務於整個單元，並且為將電阻元件設定到選定範圍內的期望值提供必要的DRIVE和SENSE信號(ND/S，PD/S)隨著這個移位寄存器PSRH和PSRV逐步增值的過程，所有單元中的各種元件相繼被編程和設定。例如，行一被首先選定，而後是行二等其後的每一行，隨後相繼選定每一列，選定單元中的每個元件都按照順序被編程和設定。
在編程過程中，用存儲在隨機存取存儲器RAMB中的數據選定六對中的一對。未被選定的電阻元件被斷開。
可編程電阻電路的另一個例子在圖16中作了表示。N/CC和P/CC為差分放大器，而N/RE和P/RE都是一個網絡內的可偏程電阻元件。通過參看圖16和圖17，可以看出差分放大器N/CC的輸出被用來通過由電晶體M1和M2構成的開關驅動(SET，10)′N′型電晶體M4的柵極。M4的源接點保持在1.5伏的參考電位(REF5)上，M4的漏極連接到電晶體M5上，後者再接到處於端子(REF7)的恆流源上。M4和M5的接點通過電晶體M33(圖17)連接到差分放大器N/CC的非反向輸入端(17，SENSE-圖28)，差分放大器的反向輸入端(26，REF3-圖28)連接到2.5伏的參考電位上。
可編程電阻是用電晶體M3來實現的。M3的柵極驅動是從M4的柵極電位獲得的，後者是差分放大器N/CC周圍負反饋通路的一部分(圖17、圖28)。
為了將電阻編程到所需的電阻值，恆流源CCS(圖20)被調整到適當的電流設定值(對10千歐為0.1毫安，對100千歐為0.01毫安等)直至負反饋通路達到穩定。當差分放大器的兩個輸入端處於同一電位(2.5伏)時，它就達到了穩定狀態。此時，跨越電晶體M4的電壓降等於1伏(2.5-1.5，Ref5)。於是電晶體M4就會有一個與恆流源相等的漏電流。電晶體M4柵極上的電位這時處於可使電晶體M4具有所需要的電導的水平。由於電晶體M4的柵極電位還連接著電晶體M3，電晶體M3也將被編程或設定到所需的電阻值。
參照圖13、圖17和圖18，可以了解到與′N′型電晶體M3並聯的是′P′型電晶體M12。電晶體M12與其相關聯電路完成與電晶體M3及其相關聯電路相似的功能，但電晶體M12具有對電晶體M3而言相反的特性。為了實現可偏程電阻，兩個電晶體都有必要保證具有線性的傳輸函數。
模擬存儲方式一旦電晶體M4所需的驅動建立起來，電晶體M1和M2就被截止，M4的柵極電位被保持在電容C1(200fF)和C2(400fF)上直至1×10-3秒之後它被刷新。為了防止因切換電晶體M1和M2柵極上驅動信號的電容耦合使存儲在C1和C2的電位失穩，需要有兩個電晶體來切換M4的柵極驅動。
加在電晶體M4柵極上的電位也加在設在電晶體M6至M9及C1至C2周圍的電容存儲電路上。
N/STR、P/STR表示存儲電路(見圖17和圖18)。電晶體M8和M9構成一個反向放大器。這個簡單的放大器只能在將近一半的供電量上工作，電晶體M6和M7提供電壓值變換功能，使得存儲電路能在接近VDD的電壓下工作。′P′型可編程電阻元件需要能在接近電壓VSS情況下工作的存儲電路。
圖19表示該存儲電路與同樣電容值的簡單電容電路相比的放電特性，可以清楚地看出對能夠維持適用電壓的保持期的改善。
在編程電路正在設定陣列上其它電阻時，要求存儲電路維持這個模擬電壓。有源存儲電路產生與一個電容和一個電阻的正常的指數放電特性正相反的特性。這種存儲電路還能夠阻止由電晶體M3或電晶體M12的柵與源或漏區之間電容耦合所導致的對柵極電壓的調製。
用來保持電晶體M3和M4柵極驅動的電容必須能夠保持電荷直至下一個刷新期(1×10-3秒)而無顯著的下降。跨越電容的電位的任何變化都會造成電晶體M4的、而更嚴重的是電晶體M3的電阻值的改變。這對於用戶電路具有災難性的影響。如果所實現的電路是一個濾波器，特性可以改變，即改變增益或相位。如果電路具有一個高增益級，就會導致振蕩。
電晶體M4電阻值變化的影響與固定的電阻容差不同，因為這個電阻值是按照刷新速率動態變化的，這將會給與其相連的電路節點加上1千赫的頻率。
編程再參照圖20，它表示全程編程電路。數模轉換器DAC產生與核心單元中每個元件所需的電阻值或電容值成比例的電壓。數模轉換器DAC的輸出在CCS處被變換成電流，後者被加在全程負載(REF7)上來為選定的單元提供適當的編程電流。數模轉換器DAC由晶片內的隨機存取存儲器RAM來驅動(見圖1)，後者以數字形式存有組配數據和元件值。應當注意到陣列內的所有可編程元件都被依次刷新以保持正確的各個元件值。
可編程電容參照附圖尤其是表示可編程電容電路的圖24，應了解到電容是用一種電容倍增器技術來實現的。可編程電容主要由三個元件構成一個電容C1和一或兩個電容倍增器M1和M2。圖示這些元件連接在節點CN1和CN2之間。
由於不可能製造出一百個5×10-9法的電容，製作了一個小電容C1(5×10-12法)。等效的所需電容值於是就靠一個阻抗變換過程來產生。
5×10-12法的電容C1連接到第一緩衝電路B1的輸出端上。可編程電阻RP1和RP2(其電阻值可以根據需要予以改變的電阻)串聯在第一緩衝電路B1的輸入和輸出端之間，一個輸出端從第一和第二可編程電阻的連接點引出。採用這種元件配置，兩個可編程電阻RP2和RP1設定值的比率就決定了電容(C1)值倍增的量。
電阻RP2的設定值高於電阻RP1的設定值，因而在電阻RP1和RP2連接點處的效果是倍增，並且總的有效電容值等於(RP2/RP1)×C1。電阻RP1和RP2連接點處的有效電容再由包括可編程電阻RP3和RP4及緩衝器B2的第二級倍增器M2來倍增。因而，在電阻RP3和RP4連接點處最終的有效電容近似為(RP2/RP1)×(RP4/RP3)×C1。為了避免在製造較大值的電容所需的較高電阻值的可編程電阻上出現的寄生電容的影響，如果需要較大的電容，這個第二級倍增是必要的。
可編程電阻RP2和RP4被用來對最終電容值編程，而電阻RP1是由參考信號CCV驅動的(見圖24和圖25)以補償電容C1的製造/工藝誤差。
這種電路的主要缺點是無法製成高Q值的電容。然而，對於用這種方法製成的電容的大多數應用而言，這並不是主要問題，因為電容倍增器具有接近電阻RP3的電阻值的串聯電阻值。
圖25所示包括外電路部分EXT和半導體集成電路部分SIC在內的電容補償電路被配置來提供控制可編程電阻RP1的電容倍增器電壓參考控制信號CCV。用這種方式，5×10-12法的電容C1的氧化層厚度誤差可自動地被補償。
電源電壓加在端子SP上，工作時它被配置成定時電路來比較兩個獨立的但基本上相同的電容/電阻電路的時間常數。一個時間常數電路採用與已知精確值的外電阻ERR1串聯的精確的5×10-9法的外電容ERC1，而另一個時間常數電路採用與外電阻ERR2串聯的5×10-9法(由5×10-12法的內電容倍增產生)的內電容IC(圖24中所示的那種)。
按照設計，兩個電容IC及ERC1在時鐘信號DCLK(它是經延遲器DL延遲的時鐘信號CLK)的控制之下通過切換開關SW1和SW2而被反覆充電和放電。開關SW1和SW2的接點REF4被方便地接至零伏。
在被延遲的時鐘信號DCLK時刻，比較器CP反覆比較每個電容IC及ERC1上的電壓以確定哪個電容充電最快，比較器的最後輸出由′D′型觸發器DFF來鎖定/存儲。
在時鐘信號CLK的實際時刻，觸發器DFF的輸出Q(對應於緊接著的前一個時鐘信號CLK時刻的前面信號的比較輸出)被輸出到由另一個外電容ERC2和另一個外電阻ERR3構成的積分電路INT，它接連對來自Q的輸出信號進行積分。積分電路INT的輸出被送到第二緩衝電路BUF以提供參考信號CCV(模擬信號)，後者提供改變倍增器M1中電阻RP1電阻值的直接控制，從而改變比率RP2/RP1以及電容IC的有效值。
應當了解到模擬信號CCV需要轉換成等價的數字形式以作用於電路來改變電阻RP1的值。這可以通過插在第二緩衝電路BUF的輸出端與用以控制可編程電阻RP1的電路PRC的輸入端之間的適當的模數轉換器ADC來實現。
因此，工作時進行一個迭代過程，從而積分電路不斷地改變模擬信號CCV，後者再改變電阻RP1的值，並且依次改變內電容IC的有效值。這個過程持續到獲得正確的電容值。
現進一步說明這一點，如果內電容IC充電比外電容ERC1快，則參考電壓CCV被降低。這具有通過改變倍增器M1中電阻RP1和RP2比率來提高內電容IC值的作用。
反過來，如果外電容ERC1充電比內電容IC快，則參考電壓CCV被提高。這具有通過改變倍增器M1中電阻RP1和RP2比率來降低內電容IC值的作用。
參照圖26，它表示一個高阻抗輸入、低阻抗輸出的單一增益緩衝級，如在倍增器M1和M2中用於第一緩衝電路B1和B2的，輸入端被標為IPN而輸出端被標為OPN。這些節點在圖24和圖25中都作了同樣的標註。
緩衝電路包括三個P型MOS電晶體TR1、TR2和TR3及四個N型MOS電晶體TR4、TR5、TR6和TR7。VSS和VDD代表電路的電源電壓，而REF1代表適當的參考偏置電壓。
圖29表示外圍的增益可偏程的輸入/輸出電路IOC(圖1)的細節。每個單元採用若干運算放大器OAI、一個隨機存取存儲器RAM1、一個可偏程電阻P/RES和一個作為旁路電晶體的電晶體開關TR1。ECN代表焊接連線點，而IPA代表陣列輸入端，OPA代表陣列輸出端。REFV代表參考電壓。
低通濾波電路實例二階級通濾波器如圖30所示。同一電路在陣列上的實現如圖31所示。在圖31中，電路中未用的元件與電路部分即被斷開的部分用虛線輪廓來表示。
權利要求
1.一種由一個有若干可組配的模擬單元(CL)的配置構成的半導體集成電路，每個單元能夠用一個互連網絡與配置中的其它單元相連，其特徵在於每個模擬單元(CL)能夠用單元組配數據(AD、DD)有選擇地並單獨地訪問以求從內部組配該單元並實現被訪問模擬單元與配置中其它模擬單元的連接來完成若干可能的模擬功能應用中的一個特定的模擬功能應用。
2.權利要求1中所述的半導體集成電路，其特徵在於該配置還包含帶有開關控制通路(D，D)的第一數據通路(DD)，並且連接網路包含相關聯的開關電路(IS1、IS2、IS3、ISO)，其中以數字形式存儲在存儲裝置(RAM)中的單元組配數據通過開關控制通路(D，D)以數字形式被送往一個被單獨訪問的選定的單元(CL)以實現相關聯的開關電路(IS1、IS2、IS3、ISO)的工作以及選定的模擬單元(CL)與配置中其它單元的互連。
3.權利要求2中所述半導體集成電路，其中開關電路(IS1、IS2、IS3、ISO)每個都包含一個存儲組配數據的開關存儲裝置(SRAM)和一個作為連接器件的電晶體開關(TR)。
4.權利要求2或權利要求3中所述的半導體集成電路，其中連接網路由一個全程連接系統(HB、VB)和一個局域連接系統構成，其中全程連接系統(HB、VB)被用來將任何單元連接到位於配置中較遠處的任何其它單元，而局域連接系統被用來將每個單元的輸出端(OP)連接到各相鄰單元的輸入端(IP1、IP2)。
5.前面任何一項權利要求中所述的半導體集成電路，其中模擬單元(CL)由一個放大器(OA)、若干可編程元件(P/res、P/cap)、若干開關裝置(PT)和若干信號通路(lIP、NIIP、OP)構成，其中為了實現任何預定的模擬電路，各模擬元件可編程為所需的固有值，而各開關裝置(PT)被用來以特殊的預定組配互連已編程元件和各信號通路。
6.權利要求5中所述的半導體集成電路，其中各元件固有值以數字形式存儲在存儲裝置中。
7.權利要求5或權利要求6中所述的半導體集成電路，其中該配置包含若干適用於選擇單個模擬單元的選擇信號通路(SS、DD)，其中各單元選擇信號(SEL、EN)在中央控制裝置(CC)的控制之下從各信號發出裝置(PSRH、PSRV)發出，並接連地被送往與各個模擬單元(CL)相關聯的各信號選擇通路(SS、DD)。
8.權利要求5、權利要求6或權利要求7中所述的半導體集成電路，其中該裝置包含用來向每個模擬單元(CL)提供模擬數據的第二數據通路(AD)，該模擬數據是用數模轉換裝置(DAC)由數字單元組配數據轉換來的，其中模擬數據通過第二數據通道(AD)被送往選定的單元。
9.權利要求8中所述的半導體集成電路，其中模擬數據由若干獨立的模擬信號(AD)構成，每個都代表模擬單元中一個將被編程的元件的一個特定的值。
10.前面任何一項權利要求中所述的半導體集成電路，其中多個可組配模擬單元(CL)的配置具有陣列(A)的形式，其中各單元被排布成行和列。
11.權利要求10中所述的半導體集成電路，其中信號發生裝置(PSRH、PSRV)由第一編程移位寄存器構成，其中第一編程移位寄存器提供陣列(A)中的水平坐標參考信號(SS)，而第二編程移位寄存器提供陣列(A)中的垂直坐標參考信號(SEL、EN)，水平(S)和垂直(SEL、EN)坐標參考信號啟動對陣列(A)中任何模擬單元(CL)的選擇。
12.權利要求11中所述的半導體集成電路，其中全程連接系統包含水平地行經各行模擬單元的水平全程總線(HB)和垂直行經各列模擬單元的垂直全程總線(VB)。
13.權利要求12中所述的半導體集成電路，其中在陣列的所有邊緣處設有開關組(ES)，能使陣列邊緣處的垂直和水平全程總線(VB、HB)直接相連。
14.從權利要求10至權利要求13任何一個權利要求中所述的半導體集成電路，其中這種半導體集成電路適用於製成由一對帶有柵、源和漏極的特性相匹配的場效應電晶體(M3、M4-M12、M13)構成的可編程電阻元件(P/res)，其中這對中的第一電晶體(M4-M13)作為參考電晶體，而這對中的第二電晶體(M3-M12)用以提供實際電阻值。
15.權利要求14中所述的半導體集成電路，其中這種半導體電路還包含一個差分放大器(N/CC、P/CC)、一個可調恆流源(CCS)以及第一(1.5伏)和第二(2.5伏)參考電位，並且其中恆流源作為參考電晶體(M4-M13的負載，所述參考電晶體(M4-M13)連接成為差分放大器(N/CC、P/CC)提供負反饋通路，從而該差分放大器(N/CC、P/CC)的工作被用來調整所述參考電晶體(M4-M13)的柵極電壓直至相對於第一和第二參考電位(1.5V、2.5V)的某個特定的電壓降(IV)出現在跨越所述參考電晶體(M4-M13)上從而在所述參考電晶體的源和漏極之間建立某個預定的電阻值，藉此所述參考電晶體的柵極電壓被配置為直接控制所述特性相匹配的場效應電晶體(M3、M4-M12、M13)中第二電晶體的導電率以設定所需的電阻值。
16.權利要求15中所述的半導體集成電路，其中這種半導體集成電路適用於通過採用一對互補的極性相反且特性相匹配的場效應電晶體(M4、M3-M13、M12)來製成一種線性電阻器，使每對特性相匹配的場效應電晶體中的第二電晶體(M13、M12)相關聯，藉此所述第二電晶體(M13、M12)工作時可獲得線性的傳輸特性函數。
17.權利要求16中所述的半導體集成電路，其中每個可偏程電阻由一個包含設置得能夠產生不同電阻值範圍的多對逆極性的場效應電晶體(N/RE1、P/RE1……N/RE6、P/RE6)的電阻器網絡(R/BLK)構成，其中某個特定的電阻值範圍是由通過包含在所述第一數據通路(DD)之中的數據總線(DBB)傳輸到其輸出適用於將選定阻值範圍的電阻切換入工作狀態的存儲裝置(RAMB)的單元組配數據選定的。
18.權利要求15、權利要求16或權利要求17中所述的半導體集成電路，其中可調恆流源用模擬信號(AD)來調整。
19.前面任何一項權利要求中所述的半導體集成電路，其中這種集成電路包括含有至少一個電容倍增電路(M1、M2)的可編程電容元件(P/cap)。
20.權利要求19中所述半導體集成電路，其中每個逆極性的場效應電晶體都有一個相關聯的電容模擬存儲電路(N/STR、P/STR)，能夠在達到所述特定的電壓降時在所述參考電晶體的柵極上存儲和保持一個模擬電位。
21.前面任何權利要求中所述的半導體集成電路，其中所有元件製造差是用一個單一的外電阻(ERR1)和一個單一的外電容(ERC1)來自動補償的。
全文摘要
可在模擬系統中應用的半導體集成電路由一個帶有可組配模擬單元的陣列構成，每個單元都能通過互連網路與陣列中的其它單元相連。每個單元都能用從移位寄存器發出的選擇信號有選擇地並單獨地被選定。一旦被選定，該單元就可以用組配數據來組配，後者既可用數字數據來設定該單元以實現某個特定的電路組配，又能用模擬數據來將單元中各個可編程電阻和電容設定到各特定的數值。組配數據被存入RAM中。這些數據中有些用數模轉換器轉換成模擬形式。
文檔編號H03H19/00GK1055436SQ9110204
公開日1991年10月16日 申請日期1991年4月3日 優先權日1990年4月3日
發明者肯尼思·奧斯丁 申請人:皮爾金頓微電子有限公司