以高精度、良好均勻性和可重複性製造半導體結構的方法
2023-06-15 20:27:31
專利名稱：以高精度、良好均勻性和可重複性製造半導體結構的方法
技術領域：
本發明涉及一種用於製造半導體結構、尤其是碳化矽半導體結構的方法。本發明還涉及一種相應製成的半導體結構。
大功率半導體元件，例如大功率MOSFET(金屬氧化物半導體場效應電晶體Metal-Oxide-Semiconductor Field Effect Transistor)，在其均勻性方面有很高的要求，因為該元件的眾多稱為單元的部分應當相互並聯，而且每個單元應分擔總電流的相同份額。
在一種由矽技術製成的已公知的具有所謂橫向信道區的垂直MOSET單元的結構中，所謂的信道長度通過基區橫向覆蓋具有反嚮導通型的MOSFET源區確定。為了達到較低的信道阻力，人們力求將MOSFET單元的信道長度減到最小程度。為了大批量生產具有至少大體一致特性的元件，還要求信道長度沿半導體材料製成的整個晶片至少基本均勻，並能從晶片到晶片可重現地調整。
由B.J.Baliga所著的書「現代功率器件」(B.J.Baliga，Modem PowerDevices，Krieger，Publishing Comp.，1992，331-336)已知一種在矽內製造垂直MOSFET元件的自對準方法。按介紹的製造DMOS-FET(雙向擴散的(double-diffused)MOSFET)的方法，在通過取向生長的n導通型矽層上首先製備MOS系統(Gate-Oxid和Gate-Elektrode)。此MOS系統按期望的方式用攝影平版印刷術進行結構化，並構成一個掩模，它具有用於隨後植入硼離子的確定的單元窗口。接著塗輔助掩蔽層，它在單元窗口的中央掩蔽事先植入的p型摻雜的基區的一部分，並因而保持可接近半導體結構表面。如此修改後的掩模系統作為掩模用於另一個植入工序(通常用砷)，它確定結構的n型摻雜的源區。結構的信道長度由緩慢的施主與快速的受主不同的擴散係數決定。通過自愈過程的溫度和持續時間可自對準地調整信道長度。此MOS系統通過此高溫工序後不會受到損害或只受到很小的損害。在植入的摻雜物質加熱自愈後在結構上塗一個絕緣氧化層。在該氧化層內，對準輔助掩模，用攝影平版印刷術打開接觸窗口。最後此表面金屬化。此方法在調整信道長度方面無關緊要。它在塗覆輔助掩模和打開接觸窗口時只需要兩個不太重要的校準工序，所以顯然不能應用於半導體，因為在半導體中實際上不發生擴散，例如SiC或金剛石。
在J.N.Pan等人的論文「改善電流驅動的自對準6H-SiC MOSFET」(「Self aligned 6H-SiC MOSFETs with improved current drive」J.N.Pan、J.A.Cooper、M.R.Melloch，Electronics letters，6.Juli 1995，Vol.31，Nr.14，S.1200-1201)中介紹了一種在6H晶型的碳化矽(6H-SiC)內製造橫向MOSFET的方法。按此方法，在掩模平面內相鄰的窗口，在取向生長的p型摻雜的6H-SiC層內部確定一個晶胞的成對的源區和漏極區，它們分別藉助於植入氮離子變成n型摻雜。
但因為與矽(750℃-800℃)相比，對於SiC，為了自愈和激活，植入的摻雜物質要求高得多的溫度(1200℃-1500℃)，所以採用MOS系統作掩蔽是成問題的。為了不損壞MOS系統，只允許在溫度最高為1200℃的情況下退火。此外，在SiC內的擴散小到可以忽略不計，所以沒有與矽工藝相應的沿信道長度的自對準控制，因此不可能植入受主離子。信道長度通過在掩模內的窗口間距調整，以及柵氧化物和柵電極自對準地處於反向信道上。此方法不能應用於在其中要植入一個信道區域之類的元件中，因為這樣一來或對於源極和漏極或對於信道區域必須p型摻雜。但是對於柵極損傷的自愈和受主離子的激活而言，最大允許的自愈溫度為1200℃是不夠的。
在J.W.Palmour等人發表於「SiC及相關材料國際會議技術文摘」的論文「4H-SiC功率開關器件」(「4H-Silicon Carbide Power SwitchingDevices」，Technical digest of International conference on SiC and relatedmaterials，Kyoto，1995，S.319-322)中介紹了非平面UMOS結構的製造方法。源區通過將施主離子植入一個取向生長的p型摻雜的SiC層內來確定。通過反應性離子蝕刻(Reactive Ion Etching，RIE)，總是對準源區中央，在半導體結構的表面打開一個U形溝道。這些溝道向下一直達到設在p型摻雜的SiC層下面的n型摻雜的SiC層，並容納柵氧化物和柵電極。信道長度由沿垂直方向p型摻雜的SiC層留在源區與n型摻雜的SiC層之間的厚度決定。在這種方法中也只設唯一的植入工序。信道長度通過氮離子的侵入深度和p型摻雜的SiC層的厚度調整。用此方法不能實現橫向布置的信道區。
發表於「第6屆功率半導體器件及IC國際學術會議會刊」的論文「基於卵圓雙植入n/n+-發射區的自對準處理生成低耗損/高穩定的IGBT」(「Alow loss/highly rugged IGBT-Generation-based on a self aligned process withdouble implanted n/n+-Emitter」，Proc.of the 6thinternational Symposium onpower semiconductor devices ICs，Davos，1994，Seite 171-175)中介紹了在矽內用兩個植入工序自對準地製造半導體結構的另一種方法。此方法的特徵在於，在第一個植入工序後採用由矽工藝已知的間隔技術(SpacerTechnik)。在CVD過程中事先在掩模面內蝕刻好的窗口從其邊緣出發均勻地減小一個0.4μm與0.6μm之間的確定的量。然後藉助於此減小後的窗口在下一個植入工序中製造其他半導體區，它們全都分別相對於通過第一個植入工序製造的半導體區準確地自對準至0.3μm。所介紹的這種方法的缺點在於不能多次前後運用，以及藉助間隔技術只允許減小窗口至最多1μm。此外，沉積法和輔助層的去除既費時又昂貴。
本發明的目的是提供一種用於半導體結構化的自對準方法，採用這種方法可在半導體器件中調整至少兩個具有不同電子特性的不同半導體區的空間結構，並具有至少與現有技術相當的精度、均勻性和可重複性；本發明方法除矽外也適用於其他半導體材料，尤其是碳化矽。
本發明的目的通過權利要求1所述的特徵來實現。
本發明的製造半導體結構的方法包括下列工序a)在半導體區的表面上沉積一個由至少一種掩蔽材料構成的薄層系統；b)採用腐蝕法在薄層系統內蝕刻至少一個窗口；c)在薄層系統內的此至少一個窗口作為掩模用於第一次選擇性地加工半導體區的一個分區；d)通過掏蝕過程，在薄層系統至少一個分層內至少一個窗口的邊緣在層的平面內大體均勻地後撤一個相當於平均掏蝕深度的量；e)在薄層系統內此至少一個通過掏蝕擴大的窗口作為掩模用於第二次選擇性地加工半導體區的另一個分區。
本發明基於這樣的認識，即，在按本發明選擇的工序中，半導體結構應選擇性地加工的全部分區通過唯一一個掩模平面彼此對準。在這一意義上說此方法可稱為是自對準的。對於此方法重要的是掏蝕過程，藉助於此過程薄層系統的窗口可在層的平面內大體均勻地後撤一個量。只是在半導體區與金屬觸點接觸時和在塗上附加的氧化層或柵電極時，才需要對準原先在掩模平面內確定的窗口。
本發明方法的有利設計由從屬權利要求給出。下面提到的這些實施形式是特別有利的。
在本發明方法的第一種有利的改進設計中，在第二次選擇性地加工半導體區之後，至少一次順序使用各工序，它們至少包括掏蝕薄層系統及選擇性加工半導體區的工序。
在本發明方法的另一種有利的實施形式中，薄層系統至少由第一和第二薄層組成，這兩個薄層前後沉積在要加以結構化的半導體區表面上，由於它們的材料性質既可彼此之間又可相對於半導體材料選擇性地蝕刻。因此在本發明的掏蝕過程中，在第一層的層平面內均勻地進行薄層系統的剝蝕。
在一種有利的設計中，掏蝕通過溼化學腐蝕進行。規定的掏蝕深度額定值則通過腐蝕持續時間調整。
在另一種有利的設計中，至少部分薄層系統採用氧化材料。優選使用二氧化矽(SiO2)作為氧化材料，但也可考慮其他氧化物或氮化物，如Ti2O3、SiO、Ta2O5、Si3N4，或也可用別的允許選擇性地腐蝕的材料。當半導體材料至少部分含有矽(原子)(Si、SiC)時，則SiO2層可有利地例如用一種已知的熱氧化半導體表面的方法簡便地製成。典型的做法是，薄層系統的第二層或其他層由多晶矽或低應力的Si3N4構成。
在一種特別有利的設計中，採用緩衝的氫氟酸(BHF)作為溼化學腐蝕劑。因此掏蝕深度可以非常準確地控制，因為BHF對SiO2的腐蝕速率例如為70nm/min，以及腐蝕劑充分潤溼要腐蝕的表面。
在本發明方法的另一種實施形式中，為了在薄層系統內打開至少一個窗口，採用一種蝕刻工藝，其中，侵蝕基本上沿一個優選方向進行，該方向與表面法線成一個確定的傾斜角。
在本發明方法的又一種有利實施形式，在一個附加的工序中，在由薄層系統內的窗口確定的區域內，附加地在半導體表面蝕刻可用光學方法識別的並經得住半導體結構自愈的蝕刻邊。
在本發明方法的另一種有利實施形式中，在每一次選擇性地加工半導體區的一個分區前，至少在半導體區的部分表面上塗散射層。散射層優選使用SiO2。
在本發明方法的另一種有利實施形式中，通過調整在薄層系統內的掏蝕深度，可以規定的精度、均勻性和可再現性對要結構化的半導體區進行各兩個相繼的彼此定心的加工過程。
掏蝕過程的精度優選規定為實際掏蝕深度的相對不準確度(在一個窗口內的實際掏蝕深度與掏蝕深度平均值的偏差)低於10nm。
在此實施形式的有利改進設計中，掏蝕過程的均勻性規定為平均掏蝕深度的相對不準確度(各掏蝕深度的平均值與所有窗口共同的平均掏蝕深度的平均值的偏差)小於10nm。在一種特別有利的設計中，掏蝕過程的可再現性規定為有效的掏蝕深度(所有窗口共同的平均掏蝕深度的平均值與規定值的偏差)小於100nm。
下面藉助附圖進一步說明本發明，附圖中
圖1示出由矽技術製成的已公知的MOSFET半導體結構；圖2和3分別為按本發明方法加工的半導體結構橫截面透視圖，其中圖2為按本發明方法在薄層系統內打開窗口的圖解表示；以及圖3為按本發明使窗口邊緣後撤的掏蝕過程的圖解表示；圖4至12分別為半導體結構橫截面的二維視圖，示出本發明方法的過程，其中圖4至6示出在被薄層系統掩蔽的區域內按選擇塗對準標記的附加工序；圖7示出在薄層系統內蝕刻一個窗口；圖8示出第一次有選擇性地加工通過窗口作掩模的第一半導體分區；圖9示出通過掏蝕過程使部分薄層系統後撤；圖10示出第二次選擇性地加工第二半導體分區，該分區以通過掏蝕擴大的窗口作為掩模；圖11示出另一可選擇的工序通過蝕刻過程使部分薄層系統重新後撤；圖12示出又一可選擇的工序再一次選擇性地加工第三半導體分區，該分區以一個通過重新掏蝕過程進一步擴大的窗口作掩模；圖13和14為半導體區表面的局部俯視圖，分別示出在本發明方法的過程中薄層系統內所採用的窗口。
在各附圖中相應的部分用同樣的附圖標記表示。
圖1表示由矽技術製成的已公知的具有橫向信道區域的垂直MOSFET的半導體結構。構成源區的第一半導體分區3′與構成基區的第二半導體分區4′的觸點閉合通過V形金屬化源極12實現，該源極12穿過第一半導體分區3′進入第二半導體分區4′。所示出的元件的有效區處於第二半導體分區4′表面附近的區域內。第二半導體分區4′兩端超出第一半導體區3′的橫向長度定義為信道長度，它與平均掏蝕深度w′相當。此外在圖1中用編號1表示基片、用編號2表示另一個HL區、用編號11表示漏極、用編號13表示柵電極以及用編號14表示柵絕緣子。
在圖2中，薄層系統D處於半導體區2的表面21上，它由一層或優選由兩層S1和S2組成，層S1和S2由至少一種掩蔽材料製成。在薄層系統D內藉助於腐蝕過程至少蝕刻一個窗口31′，腐蝕過程通過五個平行的箭頭V示意地表示，它們的優選方向與半導體區2表面21的表面法線ON成一個確定的傾斜角θ。此至少一個窗口31′在薄層系統之內有內表面310′，它用陰影線示意地表示。此窗口31′作為掩模用於選擇性地加工半導體區2的第一分區3′。通過本發明的掏蝕過程，至少薄層系統D的一個分層在層的平面內大體均勻地後撤。在這種情況下，掏蝕過程侵蝕在薄層系統D內窗口31′的內表面310′。
如圖3所示，薄層系統D至少一個分層的剝蝕只是在薄層系統D的層平面內進行，並用短箭頭P1和P2示意地表示。在薄層系統D內窗口31′的內表面310′通過掏蝕過程大體均勻地後撤一個量w′。在薄層系統D內此方式的至少一個擴大了的窗口41′作為掩模用於選擇性地加工半導體區2的第二半導體分區4′。通過薄層系統D的這種向各方向均勻地掏蝕，半導體分區3′和4′在掏蝕過程的精度範圍內在半導體區2上沒有附加掩蔽面的情況下互相對準，並尤其還彼此定心。接著還可選擇高溫工序來自愈或激活選擇性加工的半導體分區。如果需要，事先為此除去薄層系統D。
最後，此半導體結構還必須按已知的方式配設輔助層和電極用於觸點閉合。對於所舉的MOSFET結構而言，這意味著必須加上柵極絕緣子和柵電極並將其結構化。最後還必須將源極觸點和漏極觸點金屬化。柵電極和源極觸點的對準藉助於通過薄層系統確定的掩模、但優選與薄層系統無關地直接實現於一個光學的對準標記，該標記標誌半導體區2的第一分區3′的位置。
在本發明方法的另一種有利設計中，薄層系統至少由第一薄層S1和第二薄層S2組成，這兩個薄層前後沉積在要結構化的半導體區表面上，並由於它們的材料性質既可彼此之間又可相對於半導體材料選擇性地腐蝕。這意味著對於此薄層系統可實施掏蝕工藝，在掏蝕過程中只剝蝕至少兩個薄層中的第一薄層，而不侵蝕薄層系統的第二和/或其他層或半導體。由於這種選擇性的腐蝕特性，在恰當選擇層的排列次序的情況下，通過本發明的掏蝕過程只剝蝕薄層。由於不可腐蝕的第二或其他層掩蔽了可腐蝕的第一層S1，此第一層為掏蝕過程所提供的只是在至少一個事先已蝕刻的窗口31′的範圍內總是垂直於薄層系統D的層平面的侵蝕面，這些侵蝕面是一個由可腐蝕的層S2確定的已刻蝕的窗口31′內表面310′的分區。薄層系統D內可選擇性地腐蝕的第一層S1優選用二氧化矽SiO2構成，薄層系統D的第二層S2優選用多晶矽或低應力Si3N4構成。掏蝕過程優選藉助溼化學腐蝕法進行，在這種情況下，規定的掏蝕深度額定值通過腐蝕持續時間調整。優選採用緩衝的氫氟酸(BHF)作為溼化學腐蝕劑；但也完全可以使用其他物質，只要它們能保證可選擇性地腐蝕薄層系統。
在本發明方法的一種有利設計中，如圖4所示，在薄層系統內打開至少一個窗口31′後和在通過薄層系統內至少一個窗口31′確定的半導體區的第一次選擇性的加工工序之前，按圖6在至少一個窗口31′的區域內附加地在半導體區2表面蝕刻不可破壞的蝕刻邊7。於是以後的工序可對準此蝕刻邊進行，假若例如在碳化矽的情況下，在用於自愈已加工的半導體分區的高溫工序之前必須去除薄層系統。典型的腐蝕深度約為300nm。
在本發明的一種特別有利的實施形式中，在蝕刻對準標記前，通過按圖5加上另一個輔助層6，掩蔽被至少一個窗口31′暴露的部分半導體區2，所以在接著蝕刻對準標記時防止該部分半導體區2被剝蝕。這種掩蔽優選藉助於一種漆掩模進行，其中有用攝影平版印刷術加工的槽，這些槽使薄層系統在這些區域內顯露出來，用於蝕刻對準標記的窗口31′位於這些區域之內。
圖7至12示出通過本發明方法加工的半導體的二維橫截面。設在基片1上的半導體區2在其表面有第一薄層S1和第二薄層S2，它們前後沉積在半導體區2上。在圖7所示打開薄層系統內的窗口31′之後，在圖8所示的本發明方法的一種有利的設計中，可選擇性地在要加工的結構表面上沉積一散射層8。此散射層以期望的方式影響通過至少一個窗口31′確定的第一半導體分區3′的選擇性地加工的結果。若第一半導體分區的特性應例如通過離子植入加以改變，則散射層8保證雜質原子的植入儘可能靠近半導體表面。優選選擇散射層的材料種類，使此散射層在本發明方法的下一個如圖9所示的掏蝕過程中能重新完全去除。特別有利的是使用二氧化矽(SiO2)作散射層8。如圖10所示，可以選擇在半導體區每另一個選擇性加工工序前塗散射層。
圖11和12示出本發明方法的另一種有利設計。於是在半導體區2的第二半導體分區4′的第二次選擇性的加工工序之後，接著可再進行另一些加工工序。圖11示出薄層系統的第二次掏蝕過程。在此次掏蝕過程中，至少一個窗口41′的邊緣(見圖9)至少在薄層系統的一個分層S1內後撤另一個量x′。然後所得的至少一個經擴大的窗口51，按圖12作為掩模用於第三次選擇性地加工半導體區2的分區5。
至少一個在薄層系統D內蝕刻的窗口31′(見圖7)優選至少近似於矩形、六邊形、三角形或圓形。優選彼此協調在薄層系統D內的薄層S1、S2的層厚。阻止掏蝕過程的第二薄層S2一方面要足夠薄，以便即使穿過在薄層系統D內掏蝕第一薄層S1後形成的屋頂狀突緣仍能進行第一半導體區2的選擇性的加工。另一方面，第二薄層S2必須足夠厚，以保持機械穩定性。它的機械穩定性還決定最大允許的掏蝕量。第一薄層S1的層厚按這樣的標準選擇，即它與層S2一起為待實施的選擇性加工工序形成半導體區2的足夠厚的掩蔽。為此，典型的厚度必須在0.5至最大3μm之間。
在一種特別有利的實施形式中，通過改變薄層S1、S2的層厚，以特別的方式控制第一半導體區的選擇性的加工工序。在使用薄層系統中有突緣狀屋頂的上述結構的窗口時，確定了第一半導體區的兩個不同的分區，因此它們可以僅僅通過改變層厚而互不相關地在唯一一個選擇性的加工工序中加工。當然，也可以在掏蝕過程之後和在選擇性地加工半導體區之前去除第二薄層S2被掏蝕的部分。
所選擇的垂直MOSFET結構的例子僅用來解釋本發明，而不應理解為本發明方法僅限於這種結構。顯然，本發明方法也適合於製造其他半導體結構，尤其是那些半導體區彼此之間相互對準，對於所得到的元件特性至關緊要的結構，這種元件尤其取決於半導體分區的相互定心。
特別有利的是本發明方法適用於加工碳化矽半導體結構，因為公知的以雜質原子不同擴散率為基礎的方法是根本做不到這一點的。本發明方法可應用於矽，而且與以擴散過程的基礎的方法相反，本發明的方法提供了調整半導體結構內不連貫的雜質分布的可能性。
圖13和14可說明本發明方法的特殊優點。在半導體區2表面21的俯視圖中概略地畫了一個或兩個不同的窗口，它們作為掩模應用於半導體區2逐步的選擇性的加工工序。圖13示出在薄層系統D內的一個窗口31′，它通過本發明的逐步掏蝕擴大為窗口41′或51。用彎曲線表示的各窗口41′或51的邊緣，沿窗口邊緣在最小掏蝕深度w′min或x′min與最大掏蝕深度w′max或x′max之間變化。在一種有利的實施形式中，掏蝕過程在精度為10nm範圍內均勻地進行，所以經n個掏蝕工序後在第n步腐蝕的窗口內的實際掏蝕深度與平均掏蝕深度w-=wmax+wmin2]]>或x-=xmax+xmin2]]>的偏差不大於(n×10)nm。
如圖14所示，在m個互相平行掏蝕的窗口41′、41″……內的平均掏蝕深w′、w″、……，與由所有窗口的各平均掏蝕深度求得的一個公共的算術平均值w-=1m(w-+w-+)]]>的偏差不大於10nm。
特別有利的是，全部窗口的平均掏蝕深度w′、w″、…的算術平均值w能準確地與規定的額定值100nm相等。
此外，在圖14中用編號31″表示在薄層系統內第二個蝕刻的窗口，用標記w″min和w″max表示第一次掏蝕第二窗口時的最小和最大掏蝕深度，以及用標記Δw′和Δw″表示第一和第二窗口與平均掏蝕深度的平均值的偏差。
上面所說明的本發明方法可特別有利地用於SiC材料。但原則上也可採用其他半導體材料(參見「Landolt-BornsteinZahlenwerte und Funktionenaus Naturwissenschaft und Technik」，Neue Serie，Gruppe IIIKristall-undFestkorperphysik，Bd.22「Halbleiter」，Teilband a，Hrsg.O.Madelung，Springer-Verlag Berlin(DE)u.a，1987，ISBN 3-540-16609-2，Seiten VIII bisXII(Table of contents))。例如III-V化合型的氮化鎵(GaN)或砷化鎵(GaAs)、IV-IV型的矽(Si)或金剛石(C)、II-VI化合型的硫化鋅(ZnS)或硒化鎘(CdSe)。混合型的如GaInxAsyPz也是適用的。
權利要求
1.一種製造半導體結構的方法，其中，a)由至少一個分層和至少一種掩蔽材料組成的薄層系統(D)沉積在一個半導體區(2)的表面(21)上，b)採用一種腐蝕法在薄層系統(D)內蝕刻至少一個窗口(31′、31″)，c)在薄層系統(D)內的此至少一個窗口(31′、31″)作為掩模用於第一次選擇性地加工半導體區(2)的一個分區(3)，d)通過掏蝕過程，在薄層系統(D)至少一個分層(S1)內，至少一個窗口(31′、31″)的邊緣(310′)在層的平面內大體均勻地後撤一個相當於平均掏蝕深度(w′)的量；e)在薄層系統(D內此至少一個通過掏蝕擴大的窗口(41′、41″)用於第二次選擇性地加工半導體區(2)的另一分區(4′)。
2.根據權利要求1所述的方法，其特徵在於為了構成薄層系統，第一薄層(S1)和第二薄層(S2)前後沉積，它們由於其材料性質可選擇性地腐蝕，不會侵蝕另一薄層和/或半導體區(2)。
3.根據權利要求1或2所述的方法，其特徵在於薄層系統(S1、S2)至少部分採用氧化材料。
4.根據上述任一項權利要求所述的方法，其特徵在於薄層系統(S1、S2)的至少局部掏蝕通過溼化學腐蝕進行，其中，規定的掏蝕深度額定值通過腐蝕持續時間調整。
5.根據權利要求4所述的方法，其特徵在於採用緩衝的氫氟酸(BHF)作為溼化學腐蝕劑。
6.根據上述任一項權利要求所述的方法，其特徵在於為了在薄層系統內蝕刻至少一個窗口(31′、31″)，採用一種腐蝕方法，其中，材料侵蝕基本上沿一個優選方向進行，該方向與半導體區(2)表面(21)的表面法線(ON)成一個確定的傾斜角(θ)。
7.根據上述任一項權利要求所述的方法，其特徵在於在薄層系統(S1、S2)腐蝕後，附加地在半導體區(2)表面(21)內蝕刻可用光學方法識別的並經得住半導體結構自愈的蝕刻邊(7)。
8.根據上述任一項權利要求所述的方法，其特徵在於在加工半導體區(2)之前至少在該半導體區的部分表面(21)上塗散射層(8)。
9.根據權利要求8所述的方法，其特徵在於採用SiO2作為散射層。
10.根據權利要求2至9中任一項所述的方法，其特徵在於在掏蝕第一薄層(S1)之後至少部分去除第二薄層(S2)。
11.根據上述任一項權利要求所述的方法，其特徵在於一種掏蝕過程，其中，a)在至少一個經擴大的窗口(41′、41″)中，平均掏蝕深度(w′、w″)相當於最小掏蝕深度(w′min、w″min)和最大掏蝕深度(w′max、w″max)的算術平均值；b)在至少一個窗口中實際的掏蝕深度與平均掏蝕深度(w′、w″)的偏差小於一個為所有窗口共同規定的值。
12.根據權利要求11所述的方法，其特徵在於一種形成多個窗口的掏蝕過程，其中a)依照一個平均值(w)，它相當於所有窗口的平均掏蝕深度(w′、w″)的算術平均值；b)其中，對於每個窗口(41′、41″)，平均掏蝕深度(w′、w″)與此平均值(w)的偏差(Δw′、Δw″)保持為小於一個規定值。
13.根據權利要求12所述的方法，其特徵在於一種掏蝕過程，其中，所有窗口(41′、41″)平均掏蝕深度(w′、w＂)的平均值(w)偏離規定的掏蝕深度的額定值至多為一個相當於對準公差的長度尺寸。
14.根據權利要求11至13中任一項所述的方法，其特徵在於在每個窗口(41′、41″)中實際掏蝕深度與平均掏蝕深度(w′、w″)的偏差保持為小於10nm。
15.根據權利要求12至14中任一項所述的方法，其特徵在於在每一個窗口(41′、41″)中平均掏蝕深度(w′、w＂)與所有窗口平均掏蝕深度(w′、w″)的平均值(w)的偏差(Δw′、Δw″)保持為小於10nm。
16.根據權利要求13至15中任一項所述的方法，其特徵在於所有窗口(41′、41″)平均掏蝕深度(w′、w″)的平均值(w)與規定的掏蝕深度的額定值的偏差保持為小於100nm。
17.根據上述任一項權利要求所述的方法，其特徵在於為了第一次和/或第二次選擇性地加工半導體區(2)，藉助於離子植入在半導體區(2)內加入雜質原子。
18.根據上述任一項權利要求所述的方法，其特徵在於一種按順序逐步進行的工序的多次使用，此順序至少包括掏蝕薄層系統(D)和利用在半導體區(2)的掩蔽中得到的擴大了的窗口(41′、41″、51)選擇性地加工上述半導體區。
19.根據上述任一項權利要求所述的方法，其特徵在於半導體區(2)使用碳化矽或氮化鎵或砷化鎵或金鋼石或矽。
20.一種半導體結構，其特徵在於它按上述任一項權利要求所述方法製造。
全文摘要
本發明涉及一種以高精度、良好均勻性和可重複性製造半導體結構的方法。按此方法在半導體區(2)的一個表面(21)上沉積一個薄層系統。在此薄層系統內打開至少一個窗口(31′)後,此窗口作為掩模用於第一次選擇性地加工第一半導體分區(3′)。通過掏蝕該薄層系統(D),窗口(31′)的邊緣(310′)大體均勻地後撤一個平均掏蝕深度(w′)。此至少一個經擴大的窗口(41′)作為掩模用於第二次選擇性地加工第二半導體分區(4′)。
文檔編號H01L29/24GK1265775SQ98807787
公開日2000年9月6日 申請日期1998年7月27日 優先權日1997年7月31日
發明者德薩德·彼得斯, 萊因霍爾德·肖納 申請人:西門子公司