一種可編程內插濾波器裝置及其實現方法
2023-06-08 21:56:51 1
專利名稱：一種可編程內插濾波器裝置及其實現方法
技術領域：
本發明涉及一種集成電路設計領域、FPGA設計領域和通信領域中的裝置和方法，具體地說，涉及一種用於軟體無線電中數字前端信號處理時基於RAM的可編程內插濾波器的VLSI和FPGA設計的裝置和方法。
背景技術：
隨著集成電路技術的日益發展，在無線通信技術中，數字(或軟體)處理的範圍不斷向射頻部分遷移，使以前只能用模擬電路實現的功能逐步用數字電路或軟體來實現，從而產生了軟體無線電(Software Defined Radio，SDR)這門新興學科分支。採用軟體無線電技術，可以在不改變硬體平臺的情況下靈活地在多種通信制式中進行切換，同時具有模擬技術無法比擬的優越性能。
內插濾波器在通信系統的數字前端中有著廣泛的應用，其作用是根據實際的需要，將數據的採樣頻率提高若干倍，同時濾除由於提高數據的採樣頻率而帶來的鏡像幹擾。
現有技術的整數倍內插濾波器的原理如下設原來的採樣率為fs，周期為T，如果將採樣率增加到L倍，那麼新的採樣率fs1和採樣周期T1分別為fs1＝Lfs，T1＝1/fs1＝T/L把採樣信號x(n)的採樣率增加到原來的L倍意味著必須在x(n)的每兩個樣值之間插入L-1個新的採樣值，因此採樣值增加的過程在數學上就是內插的過程。
目前現有的內插濾波器主要是固定係數、固定內插倍數的濾波器，實現的方法主要有兩種，一是直接在每個輸入數據後面插入L-1個0值，用一個運行在Lfs採樣頻率上的有限衝擊響應FIR濾波器來實現，這個FIR濾波器可以是直接型或轉置型，具體結構現有技術已經有大量文獻描述，在此不再贅述；二是用多相濾波器來實現，在每個輸入數據後面不插入0值，而是將整個內插濾波器分解成L相，每相產生一個輸出。
當固定了係數和內插倍數時，以上兩種結構實現起來還是很方便的，但會佔用較大的硬體資源，尤其是在濾波器階數較高的時候更加不利，而且軟體無線電所強調的靈活性在現有技術中無法體現出來。
因此，現有技術還存在缺陷，而有待於改進和發展。
發明內容
本發明的目的在於提供一種可編程內插濾波器裝置及其實現方法，針對上述現有技術的不足，通過將採樣數據和濾波器的係數各自保存在一定大小的RAM中，從而可靈活改變內插倍數、濾波器的階數和調整濾波器的係數數值，同時採用流水線和時分復用技術，可大大減少所佔用的硬體資源。
本發明的技術方案包括一種可編程內插濾波器裝置，其中，所述裝置包括一輸入數據產生單元、一係數產生單元、一計算單元和一輸出單元；所述輸入數據單元用於將輸入的採樣數據保存在數據RAM中，並提供給計算單元處理；所述係數單元用於尋址，產生係數給所述計算單元；所述計算單元用於完成內插濾波器的乘加運算；所述輸出單元用於根據設置的抽取倍數對內插的數據進行抽取，產生所需的採樣率的輸出數據。
所述的裝置，其中，所述內插濾波器的內插用多相濾波器實現，用於實現不同內插倍數、不同係數個數及係數數值的內插濾波。
所述的裝置，其中，所述計算單元包括至少兩個相同結構的乘加器，用於提高該濾波器的計算能力，處理階數更高的濾波計算。
所述的裝置，其中，所述輸入數據產生單元包括有兩個輸入雙口RAM和對應的輸入存取控制邏輯電路；所述輸入雙口RAM用於緩存來自外部的採樣數據，每個輸入雙口RAM分為兩側埠，一側用於接收來自外部的數據實現只寫功能，另一側則用於輸出數據實現只讀功能；所述輸入存取控制邏輯電路包括一個計數器，當來自外部的採樣數據保存到輸入雙口RAM時，用該計數器對輸入的採樣數據個數進行計數，並根據計數器的數值分奇偶輪流寫入到所述兩輸入雙口RAM中；所述輸入存取控制邏輯電路還包括一個已寫標誌位的處理電路，用於表明該位是否被賦過確定的數值。
所述的裝置，其中，所述係數產生單元包括有兩個係數雙口RAM和係數存取控制邏輯電路；
所述係數雙口RAM用於存放係數，其輸出分別送到所述計算單元的兩個乘加器；每個係數雙口RAM包括兩側埠，外部通過一側埠對該內插濾波器的係數進行配置；另一側埠由該內插濾波器內部訪問，只有讀操作；所述係數存取控制邏輯電路對兩個係數雙口RAM的訪問進行讀寫控制。
所述的裝置，其中，所述係數的寫入順序為線性寫入，即按照地址從小到大寫入；所述係數的讀出順序是二維，先從左到右，再從上到下。
所述的裝置，其中，所述計算單元還包括加法器、流水線控制邏輯電路；所述乘加器包括乘法器和累加器，所述乘法器用於完成數據和係數的相乘，兩個乘加器並行計算；所述加法器用於將兩個乘加器的計算結果相加，產生一個有效的輸出值，同時要將這兩個累加器清零；所述流水線控制邏輯電路使所述計算單元實現流水線操作，用於在每個時鐘周期，將輸入一組對應的係數和數據，通過流水線的控制邏輯中的寄存器以及相關的節拍計數器，實現流水線操作。
所述的裝置，其中，所述輸出單元包括抽取邏輯電路和輸出控制邏輯電路；所述抽取邏輯電路用於完成預定倍數抽取，當每個乘加器完成了半數次運算後，將內插濾波器產生一個控制信號，輸出單元響應此控制信號，並根據抽取倍數，在每倍數個數據中取一個輸出；所述輸出控制邏輯電路用於在抽取邏輯電路產生輸出時，產生適當的控制信號，告訴外界有新的數據輸出。
一種可編程內插濾波器裝置的實現方法，基於RAM，其包括以下步驟A、完成配置內插倍數、抽取倍數和多相濾波器的每相係數個數，並將係數個數寫入到兩個係數雙口RAM中；B、輸入1個數據，所述輸入雙口RAM之一的地址初值指針加1，並將該數據保存到該輸入雙口RAM中，另一輸入雙口RAM中的內容保持不變，地址初值指針也保持不變；C、從係數雙口RAM之一中取出係數，該係數雙口RAM的地址指針加內插倍數，從所述輸入雙口RAM之一中取出數據送到乘加器之一的計算單元進行乘加運算，所述輸入雙口RAM的地址指針減一；D、從另一係數雙口RAM中取出係數，該另一係數雙口RAM的地址指針加內插倍數，對應從另一輸入雙口RAM中取出數據送到計算單元的另一乘加器進行乘加運算，該另一輸入雙口RAM的地址指針減一；
E、重複步驟C、步驟D次數不超過係數個數的一半；F、將兩個乘加器計算得到的累加結果輸出，產生控制信號通知輸出單元，並對該累加器清零。
所述的方法，其中，所述步驟F中，所述輸出單元根據抽取倍數值確定是否輸出該值，如果所述計算單元輸出的數據個數未達到內插倍數，則繼續重複步驟C到步驟F。
所述的方法，其中，還包括G、如果再有新的數據輸入時，則交替使用兩個輸入雙口RAM，兩個係數雙口RAM。
本發明所提供的一種可編程內插濾波器裝置及其實現方法，與現有的技術相比，由於是基於RAM的設計，並採用了流水線和時分復用技術，大大節省了硬體資源，也能使晶片運行的時鐘頻率超過100MHz，達到150MHz以上，當應用到通信系統的數字前端系統中，可提高系統的性能以及設計的靈活性。
圖1是本發明的可編程內插濾波器的組成結構示意圖；圖2是本發明方法的係數二維矩陣示意圖；圖3是本發明裝置和方法的計算單元結構示意圖。
具體實施例方式
以下結合附圖，將對本發明的各較佳實施例進行較為詳細的說明。
本發明方法的核心構思為，在內插濾波器中，設L為內插倍數，M為抽取倍數，只要L＞M，且分數L/M不可約分，則該濾波器可以方便實現L/M倍內插，從而實現整數倍和大於1的小數倍內插濾波。
本發明可編程內插濾波器裝置的操作步驟包括該可編程的內插濾波器先完成L倍內插，再完成M倍抽取。L倍內插用多相濾波器來實現內插，每相產生一個輸出，共L相。M倍抽取是從M個數據中抽取一個數據作為輸出。
該內插濾波器包括4個部分，分別是輸入數據產生單元、係數產生單元、計算單元和輸出單元，如圖1所示。其中，所述輸入數據產生單元將輸入的採樣數據保存在數據RAM中，並提供給計算單元處理；所述係數產生單元正確尋址，產生係數給所述計算單元；計算單元完成內插濾波器的乘加運算，它由兩個相同結構的乘加器(MAC)組成，分別叫MAC1和MAC2，之所以用兩個MAC單元，主要是為提高該濾波器的計算能力，能處理階數更高的濾波計算。如果要獲得更大的計算能力，只需要將MAC的個數簡單擴展即可；所述輸出單元根據設置的抽取倍數M對內插的數據進行抽取(在M＝1時不抽取)，產生所需的採樣率的輸出數據。
該內插濾波器的L倍內插採用多相濾波器來實現，但可以實現不同內插倍數、不同係數個數及係數數值的內插濾波。
所述輸入數據產生單元是為計算單元提供輸入數據，它包含有兩個輸入雙口RAM和輸入存取控制邏輯電路。
輸入雙口RAM用於緩存來自外部的採樣數據，分別記為DRAM1和DRAM2。在每個DRAM分為PORTA、PORTB兩側，PORTA側接收來自外部的數據(只寫)，PORTB側輸出數據(只讀)。
所述輸入存取控制邏輯電路包括一個計數器，當來自外部的採樣數據保存到DRAM時，用計數器對輸入的採樣數據個數進行計數。然後根據計數器的數值分奇偶輪流寫入到這兩塊DRAM中，先DRAM1後DRAM2。MAC1和MAC2的輸入數據取自DRAM的PORTB側，每個時鐘周期取一個。
所述輸入存取控制邏輯電路還包括一個dirty標誌位的處理電路。因為是用RAM來實現對數據的保存，該電路上電復位後RAM中的初始值不確定，因此需要給每個存儲單元增加一個已寫標誌位即dirty，表明該位是否被賦過確定的數值。它的初始值為0，讀出某個存儲單元時，也要讀出該dirty標誌位，如果為0，則表明相應的存儲單元中未有確定值，則給相應的MAC發送0值，否則發送該存儲單元數值，寫該存儲單元時，同時將相應的dirty標誌位置1。
本發明所述係數產生單元用於為計算單元提供係數，它包含有兩個係數雙口RAM和係數存取控制邏輯電路。所述係數產生單元中的兩個係數雙口RAM用來存放係數，分別記為CRAM1和CRAM2，其輸出分別送到計算單元的MAC1和MAC2。每個CRAM分為PORTA、PORTB兩側，外部通過CRAM的PORTA對該濾波器的係數進行配置；PORTB是由濾波器內部訪問，只有讀操作。
所述係數存取控制邏輯電路對CRAM1和CRAM2的訪問進行控制。對CRAM1和CRAM2的寫操作比較簡單，在內插濾波器開始運行之前將係數寫入到CRAM1和CRAM2即可，而要從CRAM1和CRAM2中取出係數相對要複雜一些。
對所述係數的讀出是基於以下原理因為該內插濾波器是用多相濾波器實現多倍內插，假設倍數為L，因此該多相濾波器共有L相，每相有N個係數，因此這個多相濾波器的係數可以構建二維繫數矩陣，該矩陣的行數L即是內插的倍數，列數可以看做每相的係數個數，每相的係數有N個，則該多相濾波器的總係數個數為L×N，即構成L×N的矩陣，本發明所述係數的二維矩陣見圖2所示，其中陰影部分和非陰影部分係數分別保存在CRAM2和CRAM1中。
在本發明裝置和方法的PORTB側取出係數時，與PORTA側寫入的順序不同，在PORTA側寫入的順序是線性寫入的，即按照地址從小到大寫入。而PORTB側讀出的順序是二維的，根據圖2所示，係數讀出順序是先從左到右(按照k值讀取)，再從上到下(按照m值讀取)，即每當有採樣數據輸入，啟動濾波器運算時，先從矩陣的第一行的第一個元素(元素0)開始，從左到右取完第一行，再從矩陣的第二行開始仍是從左到右取完第二行，依此類推。
根據不同的L和N值，可以產生不同的二維繫數矩陣，從而實現了不同內插倍數和係數個數的可編程內插濾波器中的L倍內插。
本發明所述的計算單元是用於將來自DRAM和CRAM的數據相乘，並與前一個時鐘周期的MAC計算得到的累加值進行累加。該計算單元由兩個MAC(乘加器)單元、加法器、流水線控制邏輯電路以及一些其它控制邏輯電路組成。
所述乘加器單元MAC由乘法器和累加器組成，乘法器完成數據和係數的相乘，數據和係數都是有符號數，相乘的結果也是有符號數。每個MAC結構相同，並行計算。如前面所述，每相的係數個數為N，這說明每個輸出要經過N次MAC(乘加)運算。
加法器用來將MAC的計算結果相加。當每個MAC累加到N/2次時，因為有兩個MAC同時運算，只是各自取不同的數據和係數，但兩個MAC加起來要運算N次，將兩個MAC的累加器的輸出由加法器相加，將產生一個有效的輸出值，同時要將這兩個累加器清零。
所述流水線控制邏輯電路使MAC計算單元實現了流水線操作，在每個時鐘周期，將輸入一組對應的係數和數據，通過流水線的控制邏輯中的寄存器以及相關的節拍計數器，從而實現了流水線操作。
當多相濾波器的每相的係數個數N為奇數時，MAC2將比MAC1少運算一次，此時要將送到MAC2的係數值要賦為0值，兩個MAC單元仍同時計算，只是MAC2的運算沒有實際用處，這樣會減少設計的複雜度。
本發明的輸出單元包括抽取邏輯電路和輸出控制邏輯電路。所述抽取邏輯電路用於完成M倍抽取，當每個MAC單元完成了N/2次運算後，將內插濾波器產生一個控制信號，輸出單元響應此控制信號，並根據抽取倍數(M值)，在每M個數據中取1個輸出。
在抽取邏輯電路產生輸出時，用輸出控制邏輯電路產生適當的控制信號，告訴外界有新的數據輸出。
本發明所述可編程內插濾波器實現方法基於RAM，其具體實現步驟包括A、完成配置內插倍數L、抽取倍數M和多相濾波器的每相係數個數N，並將係數寫入到CRAM1和CRAM2中；B、輸入1個數據，DRAM1的地址初值指針加1，並將該數據將保存到DRAM1中，DRAM2中的內容保持不變，地址初值指針也保持不變；C、從CRAM1中取出係數，CRAM1的地址指針加L。從DRAM1中取出數據送到MAC1計算單元進行乘加運算，DRAM1的地址指針減一(循環尋址)；D、從CRAM2中取出係數，CRAM2的地址指針加L。從DRAM2中取出數據送到MAC2計算單元進行乘加運算，DRAM2的地址指針減一(循環尋址)；E、如果步驟C、D重複的次數小於N/2次，則繼續重複這兩步，否則進入步驟F；F、將兩個MAC單元計算得到的累加結果輸出，產生控制信號通知輸出單元，並對該累加器清零。所述輸出單元根據M值確定是否輸出該值。如果計算單元輸出的數據個數未達到L個，則繼續重複步驟C到步驟F，否則進入步驟G；G、如果有新的數據輸入，則處理過程類似步驟B到步驟F，所不同的是在步驟B中，DRAM2的地址指針初值增一，將數據寫入到DRAM2中，DRAM1的地址初值指針仍保持原值，同時將DRAM1的輸出與CRAM2的輸出相乘，如此交替進行，如果沒有新的數據，則等待。
本發明方法的可編程內插濾波器的時分復用表現在兩個方面一是多相濾波器的每相的時分復用，對於L倍的內插濾波，用多相濾波器來實現則共有L相，而在具體實現這L相運算時，用一個計算單元來完成，每計算完一相併輸出一個數據後，將取出新的一組係數和輸入採樣數據，計算新的一相，共重複L次；二是計算單元用2個MAC完成N次乘加運算，其中N為多相濾波器的每相係數個數，其中每個MAC單元進行N/2次運算。
經過上面兩次時分復用，本發明方法的所有L×N次乘加運算只用兩個乘加計算單元(MAC1和MAC2)來完成，不過前提是內插濾波器的運行時鐘頻率是輸入數據的採樣頻率的T×N/2倍，因此，又將用到流水線技術使該濾波器工作在較高的時鐘頻率上。
如圖1所示的實現了本發明方法的一個可編程內插濾波器，在實現前面描述的可編程內插濾波器時，數據RAM的深度可以設為32，由於有兩個MAC計算單元，則多相濾波器的每相係數個數最大可以設為64(32×2)。係數RAM(CRAM)實際使用時可以將其總深度設為256，每個CRAM深度為128，根據內插倍數的不同，實現不同的二維繫數矩陣。限定L為16，M值也限定為16，則該濾波器的內插倍數1≤L/M≤16。因此，內插濾波器最大抽頭數為256，即用兩個MAC計算單元完成255階內插濾波器的計算。
下面描述的本發明裝置和方法的較佳實施例中，所述可編程的內插濾波器用於CDMA基站中，將下行鏈路基帶信號(相對中頻而言)進行上變頻，將輸入的信號採樣頻率由1.2288MHz通過該內插濾波器的4倍內插上變頻到4.9152MHz，每相係數個數N為20，因此該內插濾波器的總抽頭數是80(20×4)，濾波器的時鐘頻率為49.152MHz，則意味著所述多相濾波器的每相係數個數N＝20，內插倍數L＝4，抽取倍數M＝1；每40個時鐘周期輸入一個數據；每10個時鐘周期內插濾波器要產生一個輸出；每個輸出要經過20次MAC單元的計算；每個MAC計算10次。
如果覺得時鐘頻率過高，可以增加MAC單元的數量，比如MAC增加為4個，則時鐘頻率下降一半，該內插濾波器的結構可以方便地進行擴展。
根據圖2所示，對本發明方法的係數矩陣進行分配，則此時為4×20的矩陣，第1、3、5、…19列分配到CRAM1中，第2、4、6、…20列分配到CRAM2中。
在每次有數據輸入到可編程內插濾波器的時候，將輸入一個data_valid指示信號，通知內插濾波器接收數據；而內插濾波器輸出的時候也將產生一個類似的data_valid信號，表明有結果從內插濾波器輸出。
計算單元按照圖3所示結構來實現，計算單元的MAC用四級流水線來實現，每個時鐘周期流水線前進一拍。當輸入數據出現在計算單元的輸入端時，將延遲4個時鐘周期後，計算結果保存在累加器中。當完成了10次累加後，將累加器的內容送到加法器中相加，相加得到的結果即是計算單元的一個輸出結果，同時要將累加器的內容清空。如圖3中所示的寄存器起到節拍劃分的作用，共有四級處理第1級，完成係數和數據的取絕對值運算，並提取符號位；第2級，完成無符號的乘法運算；第3級，將得到的乘積轉換成有符號數；第4級，完成累加運算。
其中，CRAM1與MAC1對應，CRAM2與MAC2對應，且對應關係固定。此時參數N為偶數，MAC1和MAC2運算次數相同，均為10次。由於此時M＝1，完成的是整數倍內插，無抽取操作，輸出單元直接將來自計算單元的結果輸出到內插濾波器的外部。
本發明的可編程內插濾波器裝置及其實現方法，與現有的技術相比，由於是基於RAM的設計，並採用了流水線和時分復用技術，大大節省了硬體資源，也能使晶片運行的時鐘頻率超過100MHz，達到150MHz以上，當應用到通信系統的數字前端系統中，可提高系統的性能以及設計的靈活性。
應當理解的是，上述針對具體實施例的描述較為詳細，並不能因此而理解為本發明專利保護範圍的限制，本發明的專利保護範圍應以所附權利要求為準。
權利要求
1.一種可編程內插濾波器裝置，其特徵在於，所述裝置包括一輸入數據產生單元、一係數產生單元、一計算單元和一輸出單元；所述輸入數據單元用於將輸入的採樣數據保存在數據RAM中，並提供給計算單元處理；所述係數單元用於尋址，產生係數給所述計算單元；所述計算單元用於完成內插濾波器的乘加運算；所述輸出單元用於根據設置的抽取倍數對內插的數據進行抽取，產生所需的採樣率的輸出數據。
2.根據權利要求1所述的裝置，其特徵在於，所述內插濾波器的內插用多相濾波器實現，用於實現不同內插倍數、不同係數個數及係數數值的內插濾波。
3.根據權利要求2所述的裝置，其特徵在於，所述計算單元包括至少兩個相同結構的乘加器，用於提高該濾波器的計算能力，處理階數更高的濾波計算。
4.根據權利要求3所述的裝置，其特徵在於，所述輸入數據產生單元包括有兩個輸入雙口RAM和對應的輸入存取控制邏輯電路；所述輸入雙口RAM用於緩存來自外部的採樣數據，每個輸入雙口RAM分為兩側埠，一側用於接收來自外部的數據實現只寫功能，另一側則用於輸出數據實現只讀功能；所述輸入存取控制邏輯電路包括一個計數器，當來自外部的採樣數據保存到輸入雙口RAM時，用該計數器對輸入的採樣數據個數進行計數，並根據計數器的數值分奇偶輪流寫入到所述兩輸入雙口RAM中；所述輸入存取控制邏輯電路還包括一個已寫標誌位的處理電路，用於表明該位是否被賦過確定的數值。
5.根據權利要求4所述的裝置，其特徵在於，所述係數產生單元包括有兩個係數雙口RAM和係數存取控制邏輯電路；所述係數雙口RAM用於存放係數，其輸出分別送到所述計算單元的兩個乘加器；每個係數雙口RAM包括兩側埠，外部通過一側埠對該內插濾波器的係數進行配置；另一側埠由該內插濾波器內部訪問，只有讀操作；所述係數存取控制邏輯電路對兩個係數雙口RAM的訪問進行讀寫控制。
6.根據權利要求5所述的裝置，其特徵在於，所述係數的寫入順序為線性寫入，即按照地址從小到大寫入；所述係數的讀出順序是二維，先從左到右，再從上到下。
7.根據權利要求6所述的裝置，其特徵在於，所述計算單元還包括加法器、流水線控制邏輯電路；所述乘加器包括乘法器和累加器，所述乘法器用於完成數據和係數的相乘，兩個乘加器並行計算；所述加法器用於將兩個乘加器的計算結果相加，產生一個有效的輸出值，同時要將這兩個累加器清零；所述流水線控制邏輯電路使所述計算單元實現流水線操作，用於在每個時鐘周期，將輸入一組對應的係數和數據，通過流水線的控制邏輯中的寄存器以及相關的節拍計數器，實現流水線操作。
8.根據權利要求7所述的裝置，其特徵在於，所述輸出單元包括抽取邏輯電路和輸出控制邏輯電路；所述抽取邏輯電路用於完成預定倍數抽取，當每個乘加器完成了半數次運算後，將內插濾波器產生一個控制信號，輸出單元響應此控制信號，並根據抽取倍數，在每倍數個數據中取一個輸出；所述輸出控制邏輯電路用於在抽取邏輯電路產生輸出時，產生適當的控制信號，告訴外界有新的數據輸出。
9.一種可編程內插濾波器裝置的實現方法，基於RAM，其包括以下步驟A、完成配置內插倍數、抽取倍數和多相濾波器的每相係數個數，並將係數個數寫入到兩個係數雙口RAM中；B、輸入1個數據，所述輸入雙口RAM之一的地址初值指針加1，並將該數據保存到該輸入雙口RAM中，另一輸入雙口RAM中的內容保持不變，地址初值指針也保持不變；C、從係數雙口RAM之一中取出係數，該係數雙口RAM的地址指針加內插倍數，從所述輸入雙口RAM之一中取出數據送到乘加器之一的計算單元進行乘加運算，所述輸入雙口RAM的地址指針減一；D、從另一係數雙口RAM中取出係數，該另一係數雙口RAM的地址指針加內插倍數，對應從另一輸入雙口RAM中取出數據送到計算單元的另一乘加器進行乘加運算，該另一輸入雙口RAM的地址指針減一；E、重複步驟C、步驟D次數不超過係數個數的一半；F、將兩個乘加器計算得到的累加結果輸出，產生控制信號通知輸出單元，並對該累加器清零。
10.根據權利要求9所述的方法，其特徵在於，所述步驟F中，所述輸出單元根據抽取倍數值確定是否輸出該值，如果所述計算單元輸出的數據個數未達到內插倍數，則繼續重複步驟C到步驟F。
11.根據權利要求10所述的方法，其特徵在於，還包括G、如果再有新的數據輸入時，則交替使用兩個輸入雙口RAM，兩個係數雙口RAM。
全文摘要
本發明公開了一種可編程內插濾波器裝置及其實現方法，所述裝置包括一輸入數據產生單元、一係數產生單元、一計算單元和一輸出單元；所述輸入數據單元用於將輸入的採樣數據保存在數據RAM中，並提供給計算單元處理；所述係數單元用於尋址，產生係數給所述計算單元；所述計算單元用於完成內插濾波器的乘加運算；所述輸出單元用於根據設置的抽取倍數對內插的數據進行抽取，產生所需的採樣率的輸出數據。本發明裝置及其實現方法由於是基於RAM的設計，並採用了流水線和時分復用技術，大大節省了硬體資源，當應用到通信系統的數字前端系統中，可提高系統的性能以及設計的靈活性。
文檔編號H03H17/02GK1992517SQ200510132579
公開日2007年7月4日 申請日期2005年12月26日 優先權日2005年12月26日
發明者葉輝 申請人:中興通訊股份有限公司