延遲時間差檢測及調整裝置與方法
2023-06-08 15:23:21
延遲時間差檢測及調整裝置與方法
【專利摘要】本發明公開了一種延遲時間差檢測及調整裝置及方法，該裝置包含：第一延遲電路，包含串接的第一延遲單元，用來接收第一時脈並加以傳輸；第二延遲電路，包含串接的第二延遲單元，用來接收第二時脈並加以傳輸；儲存電路，包含儲存單元，耦接第一與第二延遲電路，儲存單元包含數據輸入端以及工作時脈接收端，數據輸入端耦接第一延遲電路以接收第一時脈，工作時脈接收端耦接第二延遲電路以接收第二時脈，儲存電路依據第二時脈記錄第一時脈的電平；延遲控制電路，耦接第二延遲電路；分析電路，耦接儲存電路的至少一輸出端，用來依據第一時脈的周期以及電平產生一分析結果，分析結果指示第一延遲單元與第二延遲單元的單位延遲時間差。
【專利說明】延遲時間差檢測及調整裝置與方法
【技術領域】
[0001]本發明是關於檢測及調整裝置與方法，尤其是關於延遲時間差檢測及調整裝置與方法。
【背景技術】
[0002]於一同步電路中，不同的元件需要依據一共同的參考時脈來同步運作。該參考時脈通常由一頻率合成器依據一來源時脈而產生。然而，由於該頻率合成器與該些元件間的傳輸路徑不盡相同，因此該些元件所接收到的參考時脈間可能存在著時間差(相位差)，此情形稱為時脈偏移(clock skew)，嚴重者會造成電路的誤運作。
[0003]隨著工藝演進以及伴隨的工藝飄移(process variat1n),前述時脈偏移的問題愈形嚴峻。解決方式是在電路的設計階段即增加該同步電路對於時脈偏移的容忍力(例如增加時序的保護頻帶(Guard Band)及/或增設時脈降級參數(clock de-ratingfactor))，或者為該同步電路增設校正功能以修正該時脈偏移。然而，上述設計考量若過於寬鬆，將無法有效解決時脈偏移；若過於嚴格，則會造成設計資源的浪費，因此，準確地檢測時脈偏移量以供參考成為資源善用的關鍵。但目前的時脈偏移量檢測技術受限於元件的精度(例如延遲元件的最小延遲量)而僅能粗略地檢測時脈偏移程度，有鑑於此，本領域需要一種能夠提高時脈檢測精準度的技術，藉以準確地檢測時脈偏移量以供校正或其它利用。
[0004]更多關於本領域的現有技術可參考下列文獻:專利號6671652的的美國專利；以及專利號7400555的美國專利。
【發明內容】
[0005]有感於現有技術的不足，本發明的一目的在於提供一種延遲時間差檢測及調整裝置與一種延遲時間差檢測及調整方法，以檢測並調整二延遲電路的一延遲時間差。
[0006]本發明的另一目的在於提供上述延遲時間差檢測及調整裝置與方法，以提高時脈檢測的精準度。
[0007]本發明揭示了一種延遲時間差檢測裝置，包含:一第一延遲電路，包含多個串接的第一延遲單元，用來接收一第一時脈並加以傳輸；一第二延遲電路，包含多個串接的第二延遲單元，用來接收一第二時脈並加以傳輸，其中該第二延遲電路的延遲時間是可調整的；一儲存電路，包含多個儲存單元，耦接該第一與第二延遲電路，其中每該儲存單元包含一數據輸入端以及一工作時脈接收端，該數據輸入端耦接該第一延遲電路以接收該第一時脈，該工作時脈接收端耦接該第二延遲電路以接收該第二時脈，該儲存電路依據該第二時脈記錄該第一時脈的多個電平；以及一分析電路，耦接該儲存電路的至少一輸出端，用來依據該第一時脈的周期以及該多個電平產生一分析結果。
[0008]本發明揭示了另一種延遲時間差檢測及調整裝置，能夠檢測並調整二延遲電路的一延遲時間差。依據本發明的一實施例，該檢測裝置包含:一第一延遲電路，包含多個串接的第一延遲單元，用來接收一第一時脈並加以傳輸；一第二延遲電路，包含多個串接的第二延遲單元，用來接收一第二時脈並加以傳輸，其中該第二延遲電路的延遲時間是可調整的；一儲存電路，包含多個儲存單元，耦接該第一與第二延遲電路，其中每該儲存單元包含一數據輸入端以及一工作時脈接收端，該數據輸入端耦接該第一延遲電路以接收該第一時脈，該工作時脈接收端耦接該第二延遲電路以接收該第二時脈，該儲存電路依據該第二時脈記錄該第一時脈的多個電平；一延遲控制電路，耦接該第二延遲電路，用來調整該第二延遲電路的延遲時間；以及一分析電路，耦接該儲存電路的至少一輸出端，用來依據該第一時脈的周期以及該多個電平產生一分析結果，該分析結果指示或用來推導該第一延遲單元與該第二延遲單元的一單位延遲時間差。
[0009]本發明解釋了一種延遲時間差檢測方法，通過一延遲時間差檢測及調整裝置來執行，包含:利用多個串接的第一延遲單元來接收一第一時脈並加以傳輸；利用多個串接的第二延遲單元來接收一第二時脈並加以傳輸；利用多個儲存單元依據該第二時脈記錄該第一時脈的多個電平；以及依據該第一時脈的周期以及該多個電平產生一分析結果。
[0010]本發明亦揭示了另一種延遲時間差檢測及調整方法，能夠檢測並調整二延遲電路的一延遲時間差，通過本發明的延遲時間差檢測裝置或其等效裝置來執行。依據本發明的的一實施例，該檢測方法包含:利用多個串接的第一延遲單元來接收一第一時脈並加以傳輸；利用多個串接的第二延遲單元來接收一第二時脈並加以傳輸；利用多個儲存單元依據該第二時脈記錄該第一時脈的多個電平；依據該第一時脈的周期以及該多個電平產生一分析結果，該分析結果指示或用來推導該第一延遲單元與該第二延遲單元的一單位延遲時間差；調整該多個第二延遲單元所貢獻的延遲時間；以及重新產生該分析結果。
[0011]有關本發明的特徵、實作與功效，茲配合圖式作較佳實施例詳細說明如下。
【專利附圖】
【附圖說明】
[0012]圖1為本發明的延遲時間差檢測及調整裝置的一實施例的示意圖；以及圖2為本發明的延遲時間差檢測及調整方法的一實施例的流程圖。
[0013]其中，附圖標記說明如下:
[0014]100延遲時間差檢測及調整裝置
[0015]110第一延遲電路
[0016]112第一延遲單元
[0017]120第二延遲電路
[0018]122第二延遲單元
[0019]130儲存電路
[0020]132儲存單元
[0021]140延遲控制電路
[0022]150分析電路
[0023]S210利用多個串接的第一延遲單元來接收一第一時脈並加以傳輸
[0024]S220利用多個串接的第二延遲單元來接收一第二時脈並加以傳輸
[0025]S230利用多個儲存單元依據該第二時脈記錄該第一時脈的多個電平
[0026]S240依據該第一時脈的周期以及該多個電平產生一分析結果
[0027]S250調整該多個第二延遲單元所貢獻的延遲時間
[0028]S260重新產生該分析結果
【具體實施方式】
[0029]以下說明內容的技術用語參照本【技術領域】的習慣用語，如本說明書對部分用語有加以說明或定義，該部分用語的解釋是以本說明書的說明或定義為準。
[0030]本發明的揭示內容包含延遲時間差檢測及調整裝置與方法，用來檢測並調整二延遲電路的一延遲時間差以供後續利用。該裝置及方法可應用於一集成電路或一系統裝置，在實施為可能的前提下，本【技術領域】技術人員能夠依本說明書的揭示內容來選擇等效的元件或步驟來實現本發明，亦即本發明的實施並不限於後敘的實施例。由於本發明的延遲時間差檢測及調整裝置所包含的部分元件單獨而言可能為已知元件，因此在不影響該裝置發明的充分揭示及可實施性的前提下，以下說明對於已知元件的細節將予以節略。此外，本發明的延遲時間差檢測及調整方法可通過本發明的延遲時間差檢測及調整裝置或其等效裝置來執行，在不影響該方法發明的充分揭示及可實施性的前提下，以下方法發明的說明將著重於步驟內容而非硬體。
[0031]請參閱圖1，其是本發明的延遲時間差檢測及調整裝置的一實施例的示意圖，該實施例可檢測並調整二延遲電路的一延遲時間差，並可調整該延遲時間差以增加量測精度。如圖1所示，本實施例的延遲時間差檢測及調整裝置100包含:一第一延遲電路110，包含多個串接的第一延遲單兀112,用來接收一第一時脈並加以傳輸；一第二延遲電路120,包含多個串接的第二延遲單元122，用來接收一第二時脈並加以傳輸，其中該第二延遲電路120的延遲時間是可調整的；一儲存電路130，包含多個儲存單元132，耦接該第一與第二延遲電路110、120，其中每該儲存單元132包含一數據輸入端以及一工作時脈接收端，該數據輸入端耦接該第一延遲電路110以接收該第一時脈，該工作時脈接收端耦接該第二延遲電路120以接收該第二時脈，該儲存電路130依據該第二時脈記錄該第一時脈的多個電平；一延遲控制電路140，耦接該第二延遲電路120，用來調整該第二延遲電路120的延遲時間；以及一分析電路150，耦接該儲存電路130的至少一輸出端(未顯示)，用來依據該第一時脈的周期以及該多個電平產生一分析結果，該分析結果指示或可用來推導該第一延遲單元112與該第二延遲單元122的一單位延遲時間差。
[0032]請繼續參閱圖1，本實施例中，每該第一延遲單元112都具有一固定的延遲時間(例如20ns)，然而於本發明的另一實施例中，該些第一延遲單元112可以是可調式延遲單元。另外，本實施例中，每個第二延遲單元122都是可調式延遲單元，藉此使該第二延遲電路120的延遲時間可調整，然而本【技術領域】技術人員亦可採其它方式來實施該第二延遲電路120，舉例而言，該第二延遲電路120可由複數組延遲子電路所構成，每該延遲子電路對應不同延遲時間，可經由一開關電路接收該第二時脈並加以傳輸，並可經由該開關電路提供該第二時脈予該儲存電路130，換句話說，通過控制該開關電路，本發明即可選擇適當的延遲子電路來傳輸該第二時脈，並通過不同選擇來調整該第二延遲電路120的延遲時間。請注意，前述固定式延遲單元、可調式延遲單元及開關電路均可利用已知技術來實現，在不影響本發明的充分揭示及可實現性的前提下，更多關於已知技術的說明在此予以節略。
[0033]請再次參閱圖1，本實施例中，該儲存電路130是一觸發器電路，亦即該些儲存單元132為觸發器,舉例來說,該儲存電路130是一觸發器掃描鏈(flip-flop scan chain),包含多個掃描觸發器(對應儲存單元132)，能夠依據該第二時脈以及一選擇信號記錄該第一時脈的多個電平，並能夠依據該選擇信號將該多個電平循序輸出至該分析電路150 ;另舉例而言，該儲存電路130是由多個串接的D型觸發器(對應儲存單元132)所構成，每該觸發器具有一數據輸出端，耦接至該分析電路150，該些觸發器能夠依據該第二時脈記錄該第一時脈的多個電平，並直接將該些電平平行輸出至該分析電路150以供分析。由於所述觸發器掃描鏈與D型觸發器等屬於本領域的已知技術，該些技術無涉本發明的技術特徵的部分將不予贅述。
[0034]另外，本實施例中，延遲控制電路140漸進地調整該第二延遲電路120的延遲時間，以確保該多個電平能夠反映該第一時脈的至少二正緣或至少二負緣(亦即該第一時脈的周期)，藉此讓該分析電路150能夠依據該第一時脈的的周期以及該多個電平計算該單位延遲時間差，舉例而言，該延遲控制電路140將該第二延遲電路120的延遲時間由一初始延遲時間(例如每個第二延遲單元122的延遲時間為1ns)調整至一當前延遲時間(例如每個第二延遲單元122的延遲時間為15ns)，該當前延遲時間大於該初始延遲時間但小於該第一延遲單元112的延遲時間(例如20ns)，因此該儲存電路130的電平記錄會從對應該初始延遲時間的第一序列值(例如00110011001100110011)變成對應該當前延遲時間的第二序列值(例如00001111000011110000),然而無論那個序列值均反映該第一時脈的至少二正緣(即序列中由O變I的邊緣)或至少二負緣(即序列中由I變O的邊緣)，藉此該分析電路150能夠依據已知的第一時脈的周期以及該至少二正緣或該至少二負緣之間隔所對應的該第一延遲單元的數目來計算該單位延遲時間差。請注意，若該第一時脈的佔空比(duty cycle)為已知(例如該佔空比為50%)，只要該多個電平能夠反映該第一時脈的相鄰二邊緣，該分析電路150即能依據該第一時脈的周期、該佔空比以及該二邊緣之間隔所對應的該第一延遲單元的數目來計算該單位延遲時間差，此時該延遲控制電路140具有更大的延遲時間調整空間；另請注意，若該第一時脈的佔空比未知，且一當前序列(例如00001111111111110000)僅反映二邊緣時，該分析電路150亦可通過分析一現有序列(例如00111111000011111100)來得知該第一時脈的佔空比(例如60%)，再據以找出該當前序列所代表的單位延遲時間差(例如ΛΤ=(ΤΧ60%)/(12)，其中AT為該單位延遲時間差；T為該第一時脈的周期；12為該當前序列所反映的邏輯高電平的連續數目，亦即該二邊緣之間隔所對應的第一延遲單元112的數目)；再請注意，該分析電路可包含一計算電路，用來計算該單位延遲時間差以及該佔空比等，由於本【技術領域】技術人員能夠依本說明書的揭示內容採用現有技術來實現該計算電路，因此在不影響本發明的充分揭示與可實施性的前提下，冗餘的說明在此予以省略。
[0035]承上所述，本發明的延遲時間差檢測及調整裝置100能夠調整該第二延遲電路120的延遲時間以減少該單位延遲時間差，並據以增加量測精度，換句話說，等效上該單位延遲時間差可視為每個第一延遲單元112的等效延遲時間(此時該第二延遲電路120的延遲時間視為O),且該等效延遲時間(例如2ns)不受延遲元件的最小延遲量(例如1ns)的限制。而在縮小該單位延遲時間差之後，本【技術領域】人士即可利用本發明的裝置100以及現有的時脈邊緣檢測技術來量測該第一與第二時脈的相位差會等於多少個該單位延遲時間差，進而求出該相位差的值。
[0036]請參閱圖2，除前述的延遲時間差檢測及調整裝置外，本發明另揭示一種延遲時間差檢測及調整方法，能夠檢測並調整二延遲電路的一延遲時間差，經由本發明的延遲時間差檢測及調整裝置或其等效裝置來執行。如圖2所示，該方法的一實施例包含下列步驟:
[0037]步驟S210:利用多個串接的第一延遲單元來接收一第一時脈並加以傳輸。本步驟可通過圖1的第一延遲電路I1來實現；
[0038]步驟S220:利用多個串接的第二延遲單元來接收一第二時脈並加以傳輸。本步驟可通過圖1的第二延遲電路120來實現；
[0039]步驟S230:利用多個儲存單元依據該第二時脈記錄該第一時脈的多個電平。本步驟可通過圖1的儲存電路130來實現；
[0040]步驟S240:依據該第一時脈的周期以及該多個電平產生一分析結果，該分析結果指示或能夠用來推導該第一延遲單元與該第二延遲單元的一單位延遲時間差。本步驟可通過圖1的分析電路150來實現；
[0041]步驟S250:調整該多個第二延遲單元所貢獻的延遲時間。本步驟可通過圖1的延遲控制電路140來實現；以及
[0042]步驟S260:重新產生該分析結果。本步驟可通過圖1的分析電路150來實現。
[0043]本實施例中，步驟S250將該些第二延遲單元的延遲時間由一初始延遲時間(例如1ns)調整至一當前延遲時間(例如18ns)，該當前延遲時間大於該初始延遲時間但小於該第一延遲單元的延遲時間(例如20ns)，且該多個電平反映該第一時脈的至少二正緣或至少二負緣，藉此步驟S250能夠依據該第一時脈的周期以及該至少二正緣或該至少二負緣之間隔所對應的該第一延遲單元的數目來計算該單位延遲時間差。然而於本發明的另一實施例中，只要該第一時脈的佔空比已知，該多個電平只需反映該第一時脈的至少二相鄰邊緣(例如一正緣與一隨後的負緣，或一負緣與一隨後的正緣)，步驟S240即可依據該第一時脈的周期、該佔空比以及該多個電平產生該分析結果，此時步驟S250具有更大的延遲時間調整空間。又於本發明的再一實施例中，即便該第一時脈的佔空比未知，步驟S240亦可依據對應該初始延遲時間的多個電平來計算該佔空比，再依據對應該當前延遲時間的多個電平、該第一時脈的周期以及該佔空比來產生該分析結果。
[0044]由於本【技術領域】技術人員可通過圖1的裝置發明的揭示內容來了解圖2的方法發明的實施細節與變化，因此，為避免贅文，在不影響該方法發明的揭示要求及可實施性的前提下，重複及冗餘的說明將予以節略。請注意，前揭圖示中，元件的形狀、尺寸、比例以及步驟的順序等僅為示意，是供本【技術領域】技術人員了解本發明之用，非用以限制本發明。另夕卜，本【技術領域】人士可依本發明的揭示內容及自身的需求選擇性地實施任一實施例的部分或全部技術特徵，或者選擇性地實施多個實施例的部分或全部技術特徵的組合，藉此增加本發明實施時的彈性。
[0045]綜上所述，本發明的延遲時間差檢測及調整裝置與方法能夠檢測並調整二延遲電路的一延遲時間差以供相位差量測使用或其它利用，並能夠縮小該延遲時間差以增加量測精度，藉此使本【技術領域】人士得以更精確地量測時脈偏移量以供校正或其它利用。
[0046]雖然本發明的實施例如上所述，然而該些實施例並非用來限定本發明，本【技術領域】技術人員可依據本發明的明示或隱含的內容對本發明的技術特徵施以變化，凡此種種變化均可能屬於本發明所尋求的專利保護範疇，換言之，本發明的專利權利要求保護範圍須視本說明書的權利要求所界定者為準。
【權利要求】
1.一種延遲時間差檢測裝置，包含: 一第一延遲電路，包含多個串接的第一延遲單元，用來接收一第一時脈並加以傳輸； 一第二延遲電路，包含多個串接的第二延遲單元，用來接收一第二時脈並加以傳輸，其中該第二延遲電路的延遲時間是可調整的； 一儲存電路，包含多個儲存單元，耦接該第一與第二延遲電路，其中每該儲存單元包含一數據輸入端以及一工作時脈接收端，該數據輸入端耦接該第一延遲電路以接收該第一時脈，該工作時脈接收端耦接該第二延遲電路以接收該第二時脈，該儲存電路依據該第二時脈記錄該第一時脈的多個電平；以及 一分析電路，耦接該儲存電路的至少一輸出端，用來依據該第一時脈的周期以及該多個電平產生一分析結果。
2.如權利要求1所述的延遲時間差檢測裝置，其中，一延遲控制電路，耦接該第二延遲電路，用來調整該第二延遲電路的延遲時間。
3.如權利要求1所述的延遲時間差檢測裝置，其中，該分析結果指示或能夠用來推導該第一延遲單元與該第二延遲單元的一單位延遲時間差。
4.如權利要求1所述的延遲時間差檢測裝置，其中該多個儲存單元是觸發器。
5.如權利要求2所述的延遲時間差檢測裝置，其中該延遲控制電路漸進地調整該第二延遲電路的延遲時間，且該多個電平反映該第一時脈的至少二正緣或至少二負緣。
6.如權利要求2所述的延遲時間差檢測裝置，其中該延遲控制電路將該第二延遲電路的延遲時間由一初始延遲時間調整至一當前延遲時間，該當前延遲時間大於該初始延遲時間。
7.如權利要求3所述的延遲時間差檢測裝置，其中該多個電平反映該第一時脈的至少二正緣或至少二負緣，該分析電路依據該第一時脈的周期以及該至少二正緣或該至少二負緣的間隔所對應的該第一延遲單元的數目來計算該單位延遲時間差。
8.如權利要求3所述的延遲時間差檢測裝置，其中該多個電平反映該第一時脈的至少二邊緣，該分析電路依據該第一時脈的周期、該第一時脈的佔空比以及該至少二邊緣的間隔所對應的該第一延遲單元的數目來計算該單位延遲時間差。
9.一種延遲時間差檢測方法，通過一延遲時間差檢測及調整裝置來執行，包含: 利用多個串接的第一延遲單元來接收一第一時脈並加以傳輸； 利用多個串接的第二延遲單元來接收一第二時脈並加以傳輸； 利用多個儲存單元依據該第二時脈記錄該第一時脈的多個電平；以及 依據該第一時脈的周期以及該多個電平產生一分析結果。
10.如權利要求9所述的延遲時間差檢測方法，其中， 產生該分析結果後，分析結果指示或能夠用來推導該第一延遲單元與該第二延遲單元的一單位延遲時間差； 調整該多個第二延遲單元所貢獻的延遲時間；以及 重新產生該分析結果。
11.如權利要求10所述的延遲時間差檢測方法，其中調整該多個第二延遲單元所貢獻的延遲時間的步驟是將該多個第二延遲單元所貢獻的延遲時間由一初始延遲時間調整至一當前延遲時間，該當前延遲時間大於該初始延遲時間。
12.如權利要求10所述的延遲時間差檢測方法，其中該多個電平反映該第一時脈的至少二正緣或至少二負緣，且產生該分析結果的步驟包含:依據該第一時脈的周期以及該至少二正緣或該至少二負緣的間隔所對應的該第一延遲單元的數目來計算該單位延遲時間差。
13.如權利要求10所述的延遲時間差檢測方法，其中該多個電平反映該第一時脈的至少二邊緣，且產生該分析結果的步驟包含:依據該第一時脈的周期、該第一時脈的佔空比以及該至少二邊緣的間隔所對應的該第一延遲單元的數目來計算該單位延遲時間差。
【文檔編號】H03K17/28GK104378088SQ201310355903
【公開日】2015年2月25日 申請日期:2013年8月15日 優先權日:2013年8月15日
【發明者】羅宇誠, 陳瑩晏, 曾昭文, 李日農 申請人:瑞昱半導體股份有限公司