集成電路結構及其形成方法
2023-06-05 10:22:01 1
專利名稱：集成電路結構及其形成方法
技術領域：
本發明涉及一種集成電路，尤其涉及一種淺溝槽隔絕區(STI)和半導體鰭狀物的 結構及其形成方法。
背景技術：
為了增加集成電路的尺寸微縮程度，以及增加對集成電路的速度的要求，電晶體 在尺寸微縮的同時需要更高的驅動電流。因此研發出鰭狀場效電晶體(FinFET)。圖1顯示 一公知鰭狀場效電晶體的剖面圖，其中上述剖面圖是穿過鰭狀物而並非穿過源極區和漏極 區。鰭狀物100形成為垂直的矽鰭狀物，其延伸至基板102上方，且鰭狀物100用以形成源 極區、漏極區(圖未顯示)和源極區以及漏極區之間的溝道區。形成淺溝槽隔絕區(STI) 120 以定義鰭狀物100。柵極108形成於鰭狀物100上方。形成柵極介電質106以隔開鰭狀物 100和柵極108。可以了解的是，柵極108和半導體條狀物122之間會產生寄生電容(顯示為電容 110)，其中淺溝槽隔絕區(STI) 120作為寄生電容110的絕緣物。寄生電容會對各自的集成 電路產生不利的影響，因而需要降低寄生電容。
發明內容
有鑑於此，本發明的一實施例提供一種集成電路結構。本發明一實施例的集成電 路結構包括一基板；兩個隔絕區，位於上述基板上方，其中兩個上述隔絕區的其中之一包括 位於其中的一孔洞；以及一第一半導體條狀物，介於兩個上述隔絕區之間且鄰接於兩個上 述隔絕區，其中上述第一半導體條狀物包括一頂部，上述頂部形成位於兩個上述隔絕區上 方的一鰭狀物。本發明的另一實施例提供一種集成電路結構，上述集成電路結構包括一半導體基 板；一第一半導體條狀物，位於上述半導體基板上方；一第二半導體條狀物，位於上述半導 體基板上方；一淺溝槽隔絕區，位於上述半導體基板上方，介於上述第一和第二半導體條狀 物之間且鄰接於上述第一和第二半導體條狀物，其中上述淺溝槽隔絕區包括位於其中的一 孔洞，且其中位於上述淺溝槽隔絕區的一頂面的上方的上述第一半導體條狀物的一部分形 成一第一鰭狀物，且其中位於上述淺溝槽隔絕區的上述頂面的上方的上述第二半導體條狀 物的一部分形成一第二鰭狀物；一柵極介電質，位於上述第一和第二鰭狀物的頂面和側壁 上；以及一柵極，位於上述柵極介電質上，上述柵極位於上述孔洞和上述第一和第二鰭狀物 的正上方。本發明的又一實施例提供一種集成電路結構的形成方法，上述集成電路結構的形 成方法包括提供一半導體基板；在上述半導體基板中形成兩個隔絕區，且上述半導體基板 的一條狀物介於兩個上述隔絕區之間且鄰接於兩個上述隔絕區；以及凹陷兩個上述隔絕區 的頂面，其中位於兩個上述隔絕區上方的上述半導體基板的上述條狀物的一頂部形成一第 一鰭狀物，且其中在上述凹陷步驟之後，兩個上述隔絕區的其中之一包括位於其中的一孔洞。本發明的又另一實施例提供一種集成電路結構的形成方法，上述集成電路結構的 形成方法包括提供一半導體基板；蝕刻上述半導體基板以形成兩個溝槽，且上述半導體基 板的一條狀物介於兩個上述溝槽之間；以一介電材料填充上述些溝槽以形成兩個淺溝槽隔 絕區；凹陷兩個上述淺溝槽隔絕區的頂面，其中在上述凹陷步驟之後，兩個上述淺溝槽隔絕 區的其中之一包括位於其中的一孔洞，其中位於兩個上述淺溝槽隔絕區上方的上述半導體 基板的上述條狀物的一頂部形成一第一鰭狀物；在上述第一鰭狀物的一頂面和側壁上形成 一柵極介電質；以及在上述柵極介電質上形成一柵極。本發明實施例具有許多優點。可在鰭狀場效電晶體的柵極的正下方形成孔洞。因 為孔洞為空氣的袋狀物，其介電常數約等於1. 0，所以可以降低淺溝槽隔絕區的等效介電常 數。可降低寄生電容的電容值。因此可以改善最終的集成電路的性能。
圖1為公知的鰭狀場效電晶體的剖面圖。圖2-圖9為本發明一實施例的鰭狀場效電晶體的工藝剖面圖。上述附圖中的附圖標記說明如下100 鰭狀物；102 基板；106 柵極介電質；108 柵極；110 電容；120 淺溝槽隔絕區；122 半導體條狀物；20 -半導體基板；22 -焊盤層；24 -掩模層；26 -光致抗蝕劑28 -開口 ；32 々勾槽；34 -焊盤氧化物；36 -氧化物；38 -孔洞；39 -開口 ；40,40' 淺溝槽隔絕區42 -半導體條狀物；43 -縫隙；52 -凹陷；60 -鰭狀物；62 -柵極介電質；
64 , 柵極；66 『 鰭狀場效i80 『 寄生電容S 叫旬隙；W-〃寬度；D 々果度；D，、D 」 距離。說明書3/5頁
具體實施例方式以下以各實施例詳細說明並伴隨著
的範例，作為本發明的參考依據。在 附圖或說明書描述中，相似或相同的部分都使用相同的附圖標記。且在附圖中，實施例的 形狀或是厚度可擴大，並以簡化或是方便標示。再者，附圖中各元件的部分將以分別描述 說明，值得注意的是，圖中未顯示或描述的元件，為所屬技術領域中普通技術人員所知的形 式，另外，特定的實施例僅為揭示本發明使用的特定方式，其並非用以限定本發明。本發明實施例提供一種新穎的方法，其用以形成一淺溝槽隔絕區(STI)和一鰭狀 場效電晶體(FinFET)。以下利用工藝剖面圖，以更詳細地說明本發明較佳實施例的半導體 裝置及其形成方法，在本發明各實施例中，相同的符號表示相同的元件。請參考圖2，提供一半導體基板20。在本發明一實施例中，半導體基板20包括矽。 半導體基板20也可包括其他常用的材料，例如碳、鍺、鎵、砷、氮、銦及/或磷或其他類似的 材料。半導體基板20可為一塊狀基板或一半導體上覆矽(SOI)基板。可在半導體基板20上形成焊盤層22和掩模層M。上述焊盤層22可包括利用熱 氧化法形成的一氧化矽薄膜。上述焊盤層22可作為介於半導體基板20和掩模層M之間 一粘著層。上述焊盤層22也可作為掩模層M的蝕刻停止層。在本發明一實施例中，掩模 層M可為利用例如利用低壓化學氣相沉積法(LPCVD)形成的氮化矽。在本發明其他實施 例中，可利用熱氮化矽的方式、等離子體增強型化學氣相沉積法(PECVD)或等離子體陽極 氮化法形成掩模層M。在後續光刻工藝期間，掩模層M可作為一硬掩模。在掩模層對上 形成光致抗蝕劑26並接著圖案化光致抗蝕劑沈，且在光致抗蝕劑沈中形成開口觀。請參考圖3，蝕刻焊盤層22和掩模層M穿過開口 28，且暴露其下的半導體基板 20。接著，蝕刻上述暴露的半導體基板20，以形成溝槽32。介於溝槽32之間的半導體基板 20部分形成半導體條狀物42。溝槽32可為彼此平行的條狀物(在上視圖中)，且彼此緊密 地設置。舉例來說，溝槽32之間的間隙S可小於30nm。然後，移除光致抗蝕劑沈。之後， 可進行一清潔步驟以移除半導體基板20的原生氧化物。可利用稀釋的氫氟酸(HF)進行上 述清潔步驟。當溝槽32的寬度W約介於300人至1500A之間時，溝槽32的深度D可約介於 2100人至2500入之間。在本發明一實施例中，溝槽32的深寬比(aspect ratio,D/ff)約大 於7.0。在本發明其他實施例中，上述深寬比可約大於8。然而，上述深寬比也可約小於7.0 或約介於7. 0至8. 0之間。然而，本領域普通技術人員可了解，說明書內容中的尺寸和數值 僅作為範例，且可為了適合不同尺寸的集成電路以改變上述尺寸和數值。接著，如圖4所示，在溝槽32中形成焊盤氧化物34。在本發明一實施例中，焊盤氧化物34可為一熱氧化物，其厚度可約介於20A至500人之間。在本發明其他實施例中，可利 用現場蒸氣產生法(ISSG)形成焊盤氧化物34。在本發明的其他實施例中，可利用能夠形成 順應性氧化層的沉積法形成焊盤氧化物34，例如選擇性面積化學氣相沉積法(SACVD)或類 似的方法。焊盤氧化物34的形成方式會使溝槽32的角落變圓，其可降低電場，且因此可改 善最終集成電路的性能。請參考圖5A、圖5B和圖5C，以介電材料36填充上述溝槽32。上述介電材料36可 包括氧化矽，且因此之後可視為氧化物36。然而，介電材料36也可使用例如氮化矽(SiN)、 碳化矽(SiC)或類似材料的其他介電材料。在本發明一實施例中，可利用一高深寬比工藝 (high aspect-ration process, HARP)形成氧化物36。上述工藝的氣體可包括或四乙氧基 矽烷(Tetraethoxysilane，TEOQ和臭氧(0；3)。位於溝槽32中的部分氧化物36和焊盤氧 化物34之後可視為淺溝槽隔絕(STI)區40。為簡單說明起見，圖5B、圖5C和之後的附圖 不再顯示焊盤氧化物34。可在氧化物36中形成孔洞38。在本發明一實施例中，可選擇例如高深寬比工 藝(HARP)的適當方法和採用適當工藝條件形成孔洞38，上述高深寬比工藝(HARP)可 幫助於氧化物36中形成孔洞38。半導體條狀物42可用以形成一單一鰭狀場效電晶體 (FinFET)(請參考圖8A和圖9)，然而，半導體條狀物42也可用以形成多重鰭狀場效晶體 管(multiple FinFETs)。因此，介於半導體條狀物42之間的淺溝槽隔絕區40可視為元件 內(intra-device)淺溝槽隔絕區。相反地，介於半導體條狀物42之間的一淺溝槽隔絕區 40』(請參考圖5B和圖9)可視為一元件間(inter-device)淺溝槽隔絕區。在本發明一 實施例中，元件內(intra-device)淺溝槽隔絕區40具有形成於其中的孔洞38，而元件間 (inter-device)淺溝槽隔絕區40』不具有形成於其中的孔洞。孔洞較可能在具有較深寬比 的溝槽中形成。另外，元件間淺溝槽隔絕區40』可具有較元件內淺溝槽隔絕區40小的深寬 比。因此，可選擇形成氧化物36的適當方法，且選擇元件內淺溝槽隔絕區40和元件間淺溝 槽隔絕區40』的適當深寬比，以在元件內淺溝槽隔絕區40中形成孔洞38 (而不在元件間淺 溝槽隔絕區40』中形成孔洞)。另外，在形成鰭狀場效電晶體元件(請參考圖8A至圖9)之後，孔洞38最好留在結 構中。因此，孔洞38的理想位置會被在後續凹陷步驟(請參考圖7A和圖7B)移除的淺溝 槽隔絕區的數量影響。在本發明一實施例中，孔洞38的頂端與半導體條狀物42的頂端垂 直間隔一距離D』(圖5A)，其值約大於25nm。例如可利用調整形成氧化物36的工藝條件， 例如沉積率、工藝氣體流速、基板20的溫度或類似條件等，以形成上述距離D』。在本發明一 實施例中，可在大於約500託爾(Torr)的低於一大氣壓的工藝氣體壓力下與四乙氧基矽烷 (TEOS)和臭氧(03)形成淺溝槽隔絕區40。工藝腔室內的工藝氣體壓力也可介於約500託 爾至約760託爾之間。四乙氧基矽烷(TEOS)的氣體流速可大於約lOsccm，而臭氧(03)的 氣體流速可大於約lOsccm。高氣體流速和高氣體壓力有助於形成孔洞。如圖5C所示，在本發明其他實施例中，沒有孔洞38形成。然而，在溝槽32的相對 側壁上成長的氧化物36會彼此連結，以在溝槽32的中央形成縫隙43。由於高密度的懸鍵 (dangling bond)，縫隙43為氧化物36的較弱部分。然後，進行化學機械研磨步驟，以移除掩模層對和焊盤層22。圖6顯示最終結構。 如果掩模層M是由氮化矽形成，則可利用使用熱磷酸(H3P04)的溼蝕刻工藝去除掩模層M。而如果焊盤層22是由氧化矽形成，則可利用使用稀釋的氫氟酸(HF)的溼蝕刻工藝去 除焊盤層22。接著，如圖6所示的結構用以形成鰭狀物，上述鰭狀物用以形成鰭狀場效電晶體 (FinFET)。如圖7A和圖7B所示，可利用蝕刻方式凹陷淺溝槽隔絕區40，以形成凹陷52。半 導體條狀物42的一部分突出於殘留的淺溝槽隔絕區40頂面的上方，因此上述半導體條狀 物42的一部分變成鰭狀物60。在本發明一實施例中，凹陷氧化物36的步驟可包括在例如 在一稀釋的氫氟酸(HF)溶液中進行的一溼式浸泡法。在本發明其他實施例中，上述蝕刻方 式可為幹蝕刻。凹陷52的距離D」可約介於15nm至50nm。請參考圖7A，孔洞38嵌入殘留的淺溝槽隔絕區40中，且被殘留的淺溝槽隔絕區 40包圍。在圖7B中，孔洞38暴露於外部環境中。然而，孔洞38的開口極小。如圖5B所示 的本發明一實施例中，因為縫隙43(圖5C)為氧化物36的較弱部分，在凹陷淺溝槽隔絕區 40期間，縫隙43會較其他部分快速的被蝕刻，所以形成孔洞38。另外，如果孔洞38已在形 成淺溝槽隔絕區40之前形成，可能會擴大上述暴露的孔洞。請參考圖8A，形成柵極介電質62以覆蓋鰭狀物60的頂面和側壁。可利用熱氧化 法形成柵極介電質62，且因此柵極介電質62可包括熱氧化的氧化矽。在本實施例中，柵極 介電質62形成於鰭狀物60的頂面上，而沒有形成於淺溝槽隔絕區40的頂面上。在本發明 其他實施例中，可利用沉積步驟形成柵極介電質62。因此，柵極介電質62形成於鰭狀物60 和淺溝槽隔絕區40的頂面上。接著，在柵極介電質62上形成柵極64。如圖8A和圖8B所 示，在本發明一實施例中，柵極64可覆蓋多於一個鰭狀物60，以便形成多鰭式鰭狀場效晶 體管的鰭狀場效電晶體66。在本發明其他實施例中，每一個鰭狀物60可用以形成一鰭狀場 效電晶體。然後，形成包括源極、漏極、源極矽化物和漏極矽化物(圖未顯示)的鰭狀場效 電晶體66的其他元件。上述元件的形成工藝為常用的工藝，在此不作重複說明。圖8B顯示從圖7B所示結構形成的另一實施例。雖然孔洞38從淺溝槽隔絕區40 的頂面暴露出來，但開口 39足夠小以使形成柵極64之後，孔洞38的開口 39被柵極64密 封，且孔洞38未被填滿。雖然在圖5A至圖9所示的實施例中，每一個淺溝槽隔絕區40中只顯示一個孔洞 38，但每一個淺溝槽隔絕區40中的孔洞數量可以大於一個，且在單一淺溝槽隔絕區40中的 多個孔洞可以遍布於淺溝槽隔絕區40。圖9顯示從圖5C所示結構形成的元件內淺溝槽隔絕區40和元件間淺溝槽隔絕區 40』。值得注意的是，元件間淺溝槽隔絕區40』不具有孔洞，且元件間淺溝槽隔絕區40』的 正上方不具有任何柵極。相較之下，元件內淺溝槽隔絕區40可具有孔洞38，且元件間元件 內淺溝槽隔絕區40位於柵極64的正下方。本發明實施例具有許多優點。可在鰭狀場效電晶體的柵極的正下方形成孔洞。因 為孔洞為空氣的袋狀物，其介電常數約等於1.0，所以可以降低淺溝槽隔絕區40的等效介 電常數。可降低寄生電容80 (圖8A)的電容值。因此可以改善最終的集成電路的性能。雖然本發明已以實施例揭示如上，然其並非用以限定本發明，任何本領域普通技 術人員，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，因此本發明的保護範 圍當視後附的權利要求所界定為準。
權利要求
1.一種集成電路結構，包括 一基板；兩個隔絕區，位於該基板上方，其中兩個該隔絕區的其中之一包括位於其中的一孔洞；以及一第一半導體條狀物，介於兩個該隔絕區之間且鄰接於兩個該隔絕區，其中該第一半 導體條狀物包括一頂部，該頂部形成位於兩個該隔絕區上方的一鰭狀物。
2.如權利要求1所述的集成電路結構，還包括 一柵極介電質，位於該鰭狀物的一頂面和側壁上；以及一柵極，位於該柵極介電質上，其中該柵極包括一部分，位於該孔洞的正上方。
3.如權利要求1所述的集成電路結構，還包括一第二半導體條狀物，其中兩個該隔絕 區的其中之一介於該第一和第二半導體條狀物之間且鄰接於該第一和第二半導體條狀物， 且其中該柵極介電質和該柵極延伸位於該第一和第二半導體條狀物的正上方。
4.如權利要求1所述的集成電路結構，還包括一額外隔絕區，其與該柵極水平隔開，其 中該額外隔絕區不位於任何鰭狀場效電晶體的任何柵極的下方，且其中該額外隔絕區不包 括任何孔洞。
5.如權利要求1所述的集成電路結構，其中該柵極暴露出該孔洞。
6.如權利要求1所述的集成電路結構，其中該孔洞具有一頂端，其低於兩個該隔絕區 的其中之一的一頂面。
7.如權利要求3所述的集成電路結構，其中該第一半導體條狀物、該第二半導體條狀 物和該半導體基板由矽形成，且其中該第一半導體條狀物和該第二半導體連續地連接至該 半導體基板。
8.一種集成電路結構的形成方法，包括下列步驟 提供一半導體基板；在該半導體基板中形成兩個隔絕區，且該半導體基板的一條狀物介於兩個該隔絕區之 間且鄰接於兩個該隔絕區；以及凹陷兩個該隔絕區的頂面，其中位於兩個該隔絕區上方的該半導體基板的該條狀物的 一頂部形成一第一鰭狀物，且其中在該凹陷步驟之後，兩個該隔絕區的其中之一包括位於 其中的一孔洞。
9.如權利要求8所述的集成電路結構的形成方法，其中形成該兩個隔絕區的步驟包括蝕刻該半導體基板以形成多個溝槽；以及 以一介電材料填充該些溝槽以形成該兩個隔絕區。
10.如權利要求9所述的集成電路結構的形成方法，其中該孔洞在填充該些溝槽的步 驟期間產生。
11.如權利要求9所述的集成電路結構的形成方法，其中該孔洞在凹陷兩個該隔絕區 的頂面的步驟期間產生。
12.如權利要求8所述的集成電路結構的形成方法，還包括 在該第一鰭狀物的一頂面和側壁上形成一柵極介電質；以及在該柵極介電質上形成一柵極，其中該柵極包括一部分，位於該孔洞的正上方。
13.如權利要求12所述的集成電路結構的形成方法，其中該柵極鄰接該孔洞。
14.如權利要求12所述的集成電路結構的形成方法，還包括在該凹陷步驟期間，在兩 個該隔絕區的該頂面的上方形成一第二鰭狀物，其中兩個該隔絕區的其中之一水平介於該 第一鰭狀物和該第二鰭狀物之間，且其中該柵極介電質和該柵極延伸位於該第一和第二鰭 狀物的正上方。
15.如權利要求8所述的集成電路結構的形成方法，在形成該兩個隔絕區的步驟期間， 同時形成與該柵極水平隔開的一額外隔絕區，其中該額外隔絕區不位於任何鰭狀場效晶體 管的任何柵極的下方，且其中該額外隔絕區無任何孔洞。
全文摘要
本發明提供一種集成電路結構及其形成方法。上述集成電路結構包括一基板；兩個隔絕區，位於上述基板上方，其中兩個上述隔絕區的其中之一包括位於其中的一孔洞；以及一第一半導體條狀物，介於兩個上述隔絕區之間且鄰接於兩個上述隔絕區，其中上述第一半導體條狀物包括一頂部，上述頂部形成位於兩個上述隔絕區上方的一鰭狀物。本發明可在鰭狀場效電晶體的柵極的正下方形成孔洞。因為孔洞為空氣的袋狀物，其介電常數約等於1.0，所以可以降低淺溝槽隔絕區的等效介電常數。因此可降低寄生電容的電容值，改善最終的集成電路的性能。
文檔編號H01L21/762GK102044469SQ201010116658
公開日2011年5月4日 申請日期2010年2月10日 優先權日2009年10月14日
發明者張長昀, 李宗霖, 袁峰, 陳宏銘 申請人:臺灣積體電路製造股份有限公司